Pat

J-GLOBAL ID：200903057224864792

N型MOSFET及びその製造方法

Inventor： 早崎 嘉城 ,  鈴村 正彦 ,  鈴木 裕二 ,  白井 良史 ,  岸田 貴司 ,  高野 仁路 ,  吉田 岳司
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 佐藤 成示 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997174305
Publication number (International publication number)：1999026769
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 素子サイズをチャネル幅以上に拡大することなく、サイドリ-クを防止することのできるN型MOSFET及びその製造方法を提供する。【解決手段】 素子形成領域3内には、表面に露出し、かつ、互いに離間するとともに、埋込酸化膜1bから離間するようにN+型のソ-ス領域4及びN+型のドレイン領域5が形成されている。また、素子形成領域3内には、表面に露出し、かつ、ソ-ス領域4に接するようにP+型のボディコンタクト領域6が形成されている。また、ソ-ス領域4とドレイン領域5との間に流れる電流を制御するためのポリシリコン等から成る絶縁ゲ-ト7が素子形成領域2上に薄い膜厚のゲ-ト酸化膜を介して形成されている。そして、ソ-ス領域4及びボディコンタクト領域6と電気的に接続されるようにソ-ス電極8が形成され、ドレイン領域5と電気的に接続されるようにドレイン電極9が形成され、絶縁ゲ-ト7と電気的に接続されるようにゲ-ト電極10が形成されている。そして、SOI層1cと埋込酸化膜1bとの界面にP++型の不純物領域11が形成されている。

Claim (excerpt)：

半導体支持基板と該半導体支持基板上に絶縁層を介して形成されたP型のSOI層とから成るSOI基板と、前記SOI層内に互いに離間し、かつ、前記絶縁層から離間して形成されたN+型のソ-ス領域及びN+型のドレイン領域と、前記ソ-ス領域及びドレイン領域との間に流れる電流を制御する、前記SOI層上にゲ-ト酸化膜を介して形成された絶縁ゲ-トとを有し、前記SOI層は表面から前記絶縁層に到達する素子分離領域と前記絶縁層とにより互いに絶縁分離された前記SOI層から成る複数の素子形成領域を構成し、該素子形成領域に前記ソ-ス領域及びドレイン領域が形成されて成るN型MOSFETにおいて、前記素子形成領域と前記絶縁層との界面に高濃度P型不純物領域を設けたことを特徴とするN型MOSFET。

IPC (2)：

H01L 29/786 ,  H01L 29/78

FI (6)：

H01L 29/78 621 ,  H01L 29/78 301 S ,  H01L 29/78 301 G ,  H01L 29/78 618 F ,  H01L 29/78 626 B ,  H01L 29/78 626 C