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J-GLOBAL ID：200903057363170150

半導体装置の製造方法

Inventor： 西郡 正人
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1996067621
Publication number (International publication number)：1997260656
Application date： Mar. 25, 1996
Publication date： Oct. 03, 1997
Summary：

【要約】【課題】 キャップ材を除去することなしに、サリサイドを行うことにより、工程の簡略化およびSACとの共用を可能にする製造方法を提供する事である。【解決手段】 本発明は、側壁形成時の異方性エッチングをオーバーエッチングすることにより、ゲート電極の側面の一部を露出させ、この露出したゲート電極の側面からゲート電極となる電極材料をシリサイド化させる工程を有する事を特徴とする。

Claim (excerpt)：

サリサイド技術を用いた半導体装置の製造方法において、一導電型半導体基板上にゲート絶縁膜となる第一の絶縁膜を形成する工程と、該第一の絶縁膜の上にゲート電極となる電極材料を形成する工程と、該電極材料の上に絶縁膜からなり、キャップ材として使用する第二の絶縁膜を形成する工程と、前記第二の絶縁膜の上にレジストを塗布した後にリソグラフィー法を用いて該レジストをゲート電極形成用にパターニングする工程と、前記パターニングされたレジストをマスクにして異方性エッチング法を用いて、前記第二の絶縁膜をエッチング除去する事により、前記レジストのパターンを該第二の絶縁膜に転写する工程と、前記レジストを剥離した後に前記パターンが転写された第二の絶縁膜をマスクにして異方性エッチング法を用いて、前記電極材料及び前記第一の絶縁膜をエッチング除去する事により、ゲート電極を形成する工程と、ゲート電極の上に乗っている前記第二の絶縁膜をマスクにして前記一導電型半導体基板に、反対導電型不純物を注入する事によりソース及びドレインとして使用する第一の拡散層を形成する工程と、前記一導電型半導体基板上面及び前記ゲート電極の側面及び前記第二の絶縁膜の上面に第三の絶縁膜を形成する工程と、前記第三の絶縁膜を異方性エッチング法により前記ゲート電極の側面が露出するまでエッチング除去する事により前記ゲート電極の両側面に、ゲート電極の高さよりも低い側壁を形成する工程と、マスクを用いずに前記第二の絶縁膜を介して前記電極材料に反対導電型不純物を注入し、かつ、前記一導電型半導体基板にも不純物を注入する事により、自己整合的に第二の拡散層を形成する工程と、少なくとも前記一導電型半導体基板の上面及び前記露出したゲート電極の側面に高融点金属膜を形成した後に熱処理を加える事により、前記一導電型半導体基板の表面をシリサイド化すると同時にゲート電極の両側面の露出した部分から前記電極材料をリシサイド化する工程と、前記高融点金属膜の内、未反応の高融点金属を除去する工程とを有する事を特徴とする半導体装置の製造方法。

IPC (4)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/768

FI (3)：

H01L 29/78 301 Y ,  H01L 21/28 301 D ,  H01L 21/90 C