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J-GLOBAL ID：200903057444498312

半導体基板の製造方法

Inventor： 有 働 祐 宗 ,  古 川 和 由 ,  荻 野 正 信
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993042771
Publication number (International publication number)：1994260378
Application date： Mar. 03, 1993
Publication date： Sep. 16, 1994
Summary：

【要約】【目的】 接着ウェーハの周辺部を削り取ることなく、この未接着部をエッチングによって除去することができ、かつ大口径化が容易な半導体基板の製造方法を提供する。【構成】 第1のシリコンウェーハ11の周縁部の第2のシリコンウェーハ12と未接着となる部分11aの内側内部にボロンをイオン注入して高濃度ボロン層15を形成する工程と、この内部に高濃度ボロン層15を形成した第1のシリコンウェーハ11と第2のシリコンウェーハ12とを誘電体膜17を介在させつつ接着する工程と、ボロン濃度が高いところでエッチング速度が小さくなるエッチング方法を用いて前記接着後の第1のシリコンウェーハ11を高濃度ボロン層15を残してエッチング除去する工程とを経ることを特徴とする。

Claim (excerpt)：

第1のシリコンウェーハと第2のシリコンウェーハとを誘電体層を介在させつつ接着させた後、前記第1のシリコンウェーハの肉厚を所定の厚さまで減らすようにした半導体基板の製造方法において、第1のシリコンウェーハの周縁部の第2のシリコンウェーハと未接着となる部分の内側内部にボロンをイオン注入して高濃度ボロン層を形成する工程と、この内部に高濃度ボロン層を形成した第1のシリコンウェーハと第2のシリコンウェーハとを誘電体膜を介在させつつ接着する工程と、ボロン濃度が高いところでエッチング速度が小さくなるエッチング方法を用いて前記接着後の第1のシリコンウェーハを高濃度ボロン層を残してエッチング除去する工程とを経ることを特徴とする半導体基板の製造方法。

IPC (3)：

H01L 21/02 ,  H01L 21/306 ,  H01L 27/12