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J-GLOBAL ID：200903057503417089

半導体装置及びその製造方法

Inventor：
高橋 英樹

About 高橋 英樹


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001160160
Publication number (International publication number)：2002353456
Application date： May. 29, 2001
Publication date： Dec. 06, 2002
Summary：
【要約】【課題】 動作特性に悪影響を与えることなく、ゲート容量の増大を最小限に抑えた半導体装置及びその製造方法を得る。【解決手段】 N-層3及びN層4を貫通してN-層3の上層部に到達するように第1の溝7及び第2の溝11がそれぞれ形成される。この際、第1の溝7,7間に所定数の第2の溝11が形成される。第1の溝7はN+エミッタ領域6に隣接し、内部にゲート電極9が形成される。第2の溝11は内部にポリシリコン領域15が形成される。第2の溝11は、近傍領域にN+エミッタ領域6が形成されていない点、内部にゲート電極9が形成されない点が第1の溝7と異なる。互いに隣接する第1の溝7及び第2の溝11間のトレンチ間隔は、耐圧が低下しない範囲の距離に設定される。そして、ベース領域5の表面の略全面上にエミッタ電極12が直接形成される。
Claim (excerpt)：
一方主面及び他方主面を有する、第1の導電型の第1の半導体層と、前記第1の半導体層の一方主面上に形成された第2の導電型の第2の半導体層と、前記第2の半導体層上に形成された第2の導電型の第3の半導体層と、前記第3の半導体層上に形成された第1の導電型の第4の半導体層と、前記第4の半導体層の表面から少なくとも前記4の半導体層を貫通するように配列して形成される、第1の溝及び少なくとも一つの第2の溝と、前記第1の溝に隣接して前記第4の半導体層の表面内に選択的に形成された、第2の導電型の第1の半導体領域と、前記第1の溝の内壁上に形成された第1の絶縁膜と、前記第1の絶縁膜を介して前記第1の溝内に埋め込まれた制御電極とを備え、前記制御電極は前記少なくとも一つの第2の溝内には形成されず、前記第1の半導体領域の少なくとも一部と電気的に接続し、かつ前記第4の半導体層の表面の略全面上に形成された第1の主電極と、前記第1の半導体層の他方主面上に形成された第2の主電極とを備える、半導体装置。
IPC (5)：
H01L 29/78 655 ,  H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 29/41 ,  H01L 29/417
FI (5)：
H01L 29/78 655 G ,  H01L 29/78 652 M ,  H01L 29/78 653 A ,  H01L 29/44 C ,  H01L 29/50 B
F-Term (10)：
4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD63 ,  4M104FF04 ,  4M104FF27 ,  4M104GG06 ,  4M104GG15 ,  4M104GG18 ,  4M104HH12
Patent cited by the Patent：
Cited by examiner (3)

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