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J-GLOBAL ID：200903057599741264

不揮発性半導体記憶装置の製造方法

Inventor：
恩田 貴之

About 恩田 貴之


Applicant, Patent owner：
NECエレクトロニクス株式会社

About NECエレクトロニクス株式会社


Agent (1)： 宮本 恵司
Gazette classification：公開公報
Application number (International application number)：2004043804
Publication number (International publication number)：2005236062
Application date： Feb. 20, 2004
Publication date： Sep. 02, 2005
Summary：
【課題】シリコン基板にダメージを与えることなく、ウェットエッチングにより剥離することなく、小さい径のトンネル窓を形成できる不揮発性半導体記憶装置の製造方法の提供。【解決手段】第1に反射防止膜7を介してKrF線レジスト8を塗布する。これによりレジストの開口寸法自体を小さくすると共に密着性を向上させてウェットエッチング中の剥離を防止する。第2に反射防止膜7のドライエッチングの際に第1の絶縁膜2の途中でエッチングを止める。これにより反射防止膜7を除去すると共に第1の絶縁膜2をドライエッチングにより薄膜化することによってその後のウェットエッチングの時間を短くして基板面方向への広がりを抑制する。第3に第1の絶縁膜2をウェットエッチングにより除去する。これによりシリコン基板1にプラズマダメージが入ることがなくなり、トンネル絶縁膜の信頼性を向上させる。【選択図】図1
Claim (excerpt)：
半導体基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に反射防止膜とKrF線に感光するレジストとを順次形成する工程と、 前記レジストに開口部を形成する工程と、 前記レジストをマスクとして、ドライエッチング法を用いて、前記開口部の前記反射防止膜をエッチングすると共に、前記開口部の前記第1の絶縁膜を途中までエッチングする工程と、 前記レジストと前記反射防止膜とをマスクとして、ウェットエッチング法を用いて、前記開口部の残りの前記第1の絶縁膜をエッチングする工程と、 前記レジストと前記反射防止膜とを除去した後、前記半導体基板上に前記第1の絶縁膜よりも薄い第2の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (5)：
H01L21/8247 ,  H01L21/3065 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L21/302 105A
F-Term (26)：
5F004AA06 ,  5F004BA04 ,  5F004DB03 ,  5F004EA10 ,  5F004EA22 ,  5F004EA29 ,  5F004EB08 ,  5F004FA08 ,  5F083EP02 ,  5F083EP22 ,  5F083EP45 ,  5F083EP55 ,  5F083PR01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F101BA01 ,  5F101BA24 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BB02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH14 ,  5F101BH15
Patent cited by the Patent：
Cited by applicant (1)
  • 特開平3-60078号公報(第2-3頁、第2図)
Cited by examiner (6)
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