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J-GLOBAL ID：200903057666028527

半導体装置、その製造方法および記憶媒体

Inventor： 山田 利夫 ,  柳沢 一正 ,  篠崎 義弘 ,  青柳 秀朋
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2000364112
Publication number (International publication number)：2002170930
Application date： Nov. 30, 2000
Publication date： Jun. 14, 2002
Summary：

【要約】【課題】 チップサイズを縮小する。【解決手段】 マクロセルMC3上をX方向に延在するセル外配線をマクロセルMC3の信号用の端子Tsよりも上層の配線層で構成し、この端子Tsをセル外配線の複数のチャネル分を確保するように、Y方向(X方向に交差する方向)に延在させて構成する。マクロセルMC3と、セル外配線との接続をこの信号用の端子Tsを介して行う。

Claim (excerpt)：

回路ブロックの信号用の端子を、その上層の配線であって前記信号用の端子と接続される回路ブロック外配線の延在方向に対して交差する方向に沿って複数配置し、前記信号用の端子の各々を、前記回路ブロック外配線の延在方向に対して交差する方向に複数のチャネル分の空間が確保されるようにしたことを特徴とする半導体装置。

IPC (4)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/82 ,  H01L 21/3205

FI (4)：

H01L 27/04 E ,  H01L 21/82 B ,  H01L 21/82 C ,  H01L 21/88 Z

F-Term (27)：

5F033GG03 ,  5F033GG04 ,  5F033HH08 ,  5F033JJ08 ,  5F033KK08 ,  5F033RR04 ,  5F033UU04 ,  5F033VV04 ,  5F033WW05 ,  5F038BE07 ,  5F038CA07 ,  5F038CA17 ,  5F064AA06 ,  5F064BB07 ,  5F064CC12 ,  5F064DD02 ,  5F064DD03 ,  5F064DD04 ,  5F064DD25 ,  5F064EE02 ,  5F064EE03 ,  5F064EE13 ,  5F064EE26 ,  5F064EE27 ,  5F064EE52 ,  5F064EE54 ,  5F064HH12

Patent cited by the Patent：

Cited by applicant (2)

• 特開平4-340252
  
• 特開平4-040568
  

Cited by examiner (2)

• 特開平4-340252
  
• 特開平4-040568