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J-GLOBAL ID：200903057708057158

クロック回路

Inventor： 井上 雅雄 ,  柏木 健二
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1996150713
Publication number (International publication number)：1997330142
Application date： Jun. 12, 1996
Publication date： Dec. 22, 1997
Summary：

【要約】【課題】1組のクロック送信回路、クロック配線と各LSI内にクロック位相調整回路を有するクロック回路を提供する。【解決手段】正相、逆相出力のクロック送信回路、各LSIをシリアルに接続し最後は終端回路で終わる1組の配線、LSI内に1組の受信回路・可変遅延回路・位相差検出回路・制御回路・クロックドライバを備えることで、プリント基板上のクロック配線は1組でよくなる。クロック配線の実装が容易になり、配線本数が減るため、電磁放射の点からも有利である。

Claim (excerpt)：

第1の送信回路、第2の送信回路を有する送信ブロック、第1の受信回路、第2の受信回路を有する複数の受信ブロック、第1の送信回路と第1の受信回路との間あるいは複数の受信ブロックの第1の受信回路間をシリアルに電気的に接続する第1の配線、第2の送信回路と第2の受信回路との間あるいは複数の受信ブロックの第2の受信ブロック間をシリアルに電気的に接続する第2の配線を有するクロック回路において、前記第1の配線は送信ブロック内第1の送信回路、第1の受信ブロック内第1の受信回路、第2の受信ブロック内第1の受信回路、最後に第nの受信ブロック内第1の受信回路の順に接続し、前記第2の配線は送信ブロック内第2の送信回路、第nの受信ブロック内第2の受信回路、第(n-1)の受信ブロック内第2の受信回路、最後に第1の受信ブロック内第2の受信回路の順に接続し、前記第1の配線および第2の配線は送信ブロックと受信ブロックとの間あるいは同一の受信ブロックの間では並行・等長配線とし、さらに前記第1の受信回路の次段には可変遅延回路を設け、前記可変遅延回路の出力と第2の受信回路の出力との信号位相差を検出する位相差検出回路を設け、位相差検出回路の出力により可変遅延回路を調整して前記位相差をなくす作用をもつ制御回路を設ける構成で、各受信ブロック内可変遅延回路の調整後、遅延量の中点から信号を取り出し、各受信ブロック内のクロックとして使用することを特徴とするクロック回路。