Pat

J-GLOBAL ID：200903057738222048

半導体装置の製造方法

Inventor： 中村 誠
Applicant, Patent owner： ソニー株式会社
Gazette classification：公開公報
Application number (International application number)：1996164615
Publication number (International publication number)：1998012747
Application date： Jun. 25, 1996
Publication date： Jan. 16, 1998
Summary：

【要約】【課題】 半導体基板上の一部で自己整合コンタクト構造を採用した場合にも、トランジスタ特性のバラつきやショート・チャネル効果を十分に抑制する。【解決手段】 ゲート電極3上のオフセット酸化膜4をMOS-FET形成領域において選択的に除去し、該領域におけるパターンのアスペクト比を低下させた状態で斜めイオン注入を行って、p型のSi基板1内にp+ 型のポケット領域6とn- 型のLDD領域7L とを形成する。パターンによる斜め入射イオンのシャドウイング効果が低下するので、ゲート電極3のエッジ部の直下にも十分に不純物が導入されるようになる。一方、自己整合コンタクト形成領域ではオフセット酸化膜4が従来どおり存在するので、ゲート電極3と後工程で形成される上層配線との間の絶縁は良好に保たれる。

Claim (excerpt)：

自己整合コンタクト形成領域とMIS型トランジスタ形成領域とを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上に上面をオフセット絶縁膜で被覆された電極パターンを形成する第1工程と、前記自己整合コンタクト形成領域内にある前記電極パターンをレジスト・パターンで被覆する第2工程と、前記MIS型トランジスタ形成領域内にある前記電極パターンの上面の前記オフセット絶縁膜を選択的に除去する第3工程と、前記レジスト・パターンを除去する第4工程と、前記半導体基板の法線方向に対して所定角度傾けた方向から該半導体基板へイオン注入を行う第5工程とを有する半導体装置の製造方法。

IPC (4)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336

FI (2)：

H01L 27/08 321 F ,  H01L 29/78 301 P