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J-GLOBAL ID：200903057877156130

半導体記憶装置

Inventor： 園田 崇宏 ,  阪田 健 ,  森田 貞幸 ,  中込 儀延 ,  田所 晴子 ,  永島 靖
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 徳若 光政
Gazette classification：公開公報
Application number (International application number)：2000306775
Publication number (International publication number)：2001189078
Application date： Oct. 05, 2000
Publication date： Jul. 10, 2001
Summary：

【要約】【課題】 DQSグリッジ耐性の向上と使い勝手のよいDDR構成の半導体記憶装置を提供する。【解決手段】 クロック信号に同期して、内部回路の動作が制御されるダイナミック型RAMであって、書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給する。

Claim (excerpt)：

外部端子から供給される第1クロック信号に基づいて動作する内部回路と、所定のデータ量の書き込みデータの取り込みに応じて所定の回数だけレベル遷移を行う第2クロック信号に基づいて前記書き込みデータを取り込む入力部と前記入力部に接続される出力部とを含む入力回路と、前記第1クロック信号と前記第2クロック信号の論理により、最後のレベル遷移において発生する前記第2クロック信号のノイズに対してマスクをし、第3クロック信号を出力する論理回路とを具備し、前記入力部は、前記第2クロック信号に基づいて前記書き込みデータを出力し、前記出力部は、前記第3クロック信号に基づいて前記書き込みデータを出力することを特徴とする半導体装置。

FI (2)：

G11C 11/34 362 S ,  G11C 11/34 354 C

F-Term (5)：

5B024AA11 ,  5B024BA21 ,  5B024BA25 ,  5B024BA29 ,  5B024CA07

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平10-329531   Applicant：富士通株式会社