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J-GLOBAL ID：200903058507367821
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1994227698
Publication number (International publication number)：1996097282
Application date： Sep. 22, 1994
Publication date： Apr. 12, 1996
Summary：
【要約】 (修正有)【目的】 半導体装置の製造方法に関し、研磨による層間絶縁層の平坦化を目的とする。【構成】 半導体基板上に形成した第1の層間絶縁層7のビア形成位置に、第1の配線層を構成する複数の半導体素子の何れにも達しない深さのビアホールを形成する工程と、この第1の層間絶縁層7を研磨して平坦化する工程と、この第1の層間絶縁層の上にレジスト10を被覆し、選択露光と現像とを行ってレジストの配線形成部を窓開けする工程と、この第1の層間絶縁層を選択エッチングし、この第1の層間絶縁層に配線形成溝と第1の配線層に達するビアホール11を形成する工程と、この第1の層間絶縁層上に配線形成材料12を被覆する工程と、この配線形成材料12を第1の層間絶縁層7に達するまで研磨或いはエッチバックして第2の配線層14とビア13を形成する工程を含んで半導体装置の製造方法を構成する。
Claim (excerpt)：
半導体基板上に、半導体素子を含む第1の配線層,第1の層間絶縁層と順次に層形成し、該第1の層間絶縁層の所定位置を穴開けしてビアホールを形成した後、該第1の層間絶縁層上に第2の配線層と、前記ビアホールを第2の配線層形成材料で埋めてビアを形成し、更に、必要に応じて第2の層間絶縁層,第3の配線層と順次に層形成を行う半導体装置の製造方法において、半導体基板上に、半導体素子を含む第1の配線層を形成する工程と、該第1の配線層の上にCVD法により第1の層間絶縁層を形成する工程と、該第1の層間絶縁層のビア形成位置に、第1の配線層を構成する複数の半導体素子の何れにも達しない深さのビアホールを形成する工程と、該第1の層間絶縁層を研磨して平坦化する工程と、該第1の層間絶縁層の上にレジストを被覆し、該レジストの配線形成部を窓開けする工程と、該第1の層間絶縁層を選択エッチングして該第1の層間絶縁層に配線形成溝と第1の配線層に達するビアホールを形成する工程と、該第1の層間絶縁層上に配線形成材料を被覆する工程と、該配線形成材料を前記第1の層間絶縁層に達するまで研磨或いはエッチバックして第2の配線層とビアを形成する工程と、該第2の配線層の上に第3の層間絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/768
, H01L 21/3205
H01L 21/90 B
, H01L 21/88 K
