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J-GLOBAL ID：200903058509757414

半導体メモリ装置とその製造方法

Inventor： 清原 雅男
Applicant, Patent owner： 株式会社リコー
Agent (1)： 野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1991135928
Publication number (International publication number)：1993021757
Application date： May. 10, 1991
Publication date： Jan. 29, 1993
Summary：

【要約】【目的】 プレーナセル構造でビットラインの抵抗と容量をともに小さくする。【構成】 ビットライン4がワードライン18単位で分割されたN型拡散層6と、複数個の拡散層6をビットライン方向に連結する低抵抗配線8とから構成されている。拡散層6上には酸化膜が存在し、拡散層6と配線8とはその酸化膜の開口12を通して接続されている。配線8は下層が不純物導入された多結晶シリコン膜にてなり、上層がタングステンシリサイド膜からなっている。拡散層6は配線8の多結晶シリコン膜から酸化膜10の開口12を経て基板2に不純物が拡散して形成されたものである。基板2上にはゲート酸化膜14を介し、配線8との間には酸化膜16を介して多結晶シリコン膜のワードライン18がビットライン4と直交して交差する方向に形成されている。

Claim (excerpt)：

シリコン基板に互いに平行に形成されたビットラインと、これらのビットラインと絶縁され基板との間にはゲート酸化膜を介し、これらのビットラインと交差する方向に形成されたゲート電極を兼ねるワードラインを備えたプレーナセル構造の半導体メモリ装置において、前記ビットラインはワードライン単位で分割された拡散層と、ビットライン方向に複数の拡散層を連結する低抵抗配線とからなることを特徴とする半導体メモリ装置。

IPC (2)：

H01L 27/112 ,  H01L 27/108

FI (2)：

H01L 27/10 433 ,  H01L 27/10 325 P