Pat
J-GLOBAL ID：200903058583022884
半導体メモリ
Inventor：
Applicant, Patent owner：
Agent (1)：
浅村 皓 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991238268
Publication number (International publication number)：1993006981
Application date： Jan. 06, 1981
Publication date： Jan. 14, 1993
Summary：
【要約】【目的】 集積度の高い半導体メモリの提供に関する。【構成】 ゲート酸化物、多結晶シリコン、ナイトライド(酸化マスクとして機能する)より成る多層ストリップの平行列が、1つのマスクステップによって形成され、しかもこれはフィールド酸化膜成長の前に行われる。次いで、次のマスクステップによって、平行列とは直角な導電ストリップが形成され、集積度の高いメモリが得られる。
Claim (excerpt)：
各メモリセルがトランジスタ及びコンデンサを含み、そのトランジスタがソース-ドレイン通路及びゲートを備え、前記コンデンサは上極板及び半導体領域を備える前記メモリセルを複数の行列アレイ形状にした半導体メモリの製造方法であって、絶縁物、多結晶シリコン及びマスクの連続的なコーティングより成る構成物をシリコン本体表面に付加すること、前記構成物にパターン付けをしてコンデンサの上極板となる複数の平行なストリップを設けること、前記表面でストリップの間の区域の一部に選択的に不純物を注入して列ラインとなる延在され強くドープされた領域を形成すること、この列ラインは、対応の列に沿うトランジスタのソース-ドレイン通路の一方のサイドの近くに位置されており、シリコン本体表面を酸化して前記平行なストリップの間でその下に強くドープされた領域を伴うフィールド酸化物を生成させ前記列ラインを設けること、各々のセルに於ける前記コーティングの一部を除去して、各々対応するセルコンデンサに極く近接した各々のトランジスタのソース-ドレイン通路の覆いを除去すること、前記表面上にそこから絶縁物コーティングにより絶縁された第2の導電層を被着させること、前記導電層にパターン付けをして最初のストリップに垂直な第2の複数の平行なストリップを設けることによりトランジスタのゲート及び行ラインを設けること、を特徴とする半導体メモリの製造方法。
IPC (6)：
H01L 27/115
, G11C 14/00
, G11C 16/02
, G11C 16/04
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 11/40 101
, G11C 17/00 307 D
, H01L 29/78 371
Cited by examiner (5)
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