C軸配向薄膜強誘電性トランジスタメモリセルおよびその製造方法

Inventor： , ,
Applicant, Patent owner： ,
Agent (1)：山本秀策
Gazette classification：公開公報
Application number (International application number)：1998330036
Publication number (International publication number)：1999261019
Application date： Nov. 19, 1998
Publication date： Sep. 24, 1999
Summary：

【要約】 (修正有)【課題】C軸配向強誘電性材料を備え、非破壊読出しを行い、表面積が小さく、かつ必要なプログラミング電圧が低い金属-強誘電体-SiFET素子を提供する。【解決手段】強誘電性メモリ(FEM)ゲートユニット48のためのSi素子領域を形成し、該素子領域中に第1のn+型ドーピング不純物を注入してソース接合領域42及びドレイン接合領域46として用いられる第1型の導電性チャネルn+層を形成する。次にFEMユニット用のソース及びドレイン各接合領域間のゲート接合領域44として機能する第2型の導電性チャネルn-層を形成し、ゲート接合領域上にFEMゲートユニットをなす下部電極50、C軸配向Pb5Ge3O11FE層52、及び上部電極54を堆積する。該ゲートユニットの寸法はその両端部ともソース接合領域及びドレイン接合領域の端部から距離D(約50〜300nm)だけ離れているようにし、ゲートユニットの周囲には絶縁層64を堆積する。

Claim (excerpt)：

強誘電性メモリ(FEM)ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成する方法であって、該FEMゲートユニットのためのシリコン素子領域を形成する工程と;該シリコン素子領域中に第1の型のドーピング不純物を注入することによってソース接合領域およびドレイン接合領域として用いられる第1の型の導電性チャネルを形成する工程と;該シリコン素子領域上の該FEMゲートユニットのためのソース接合領域とドレイン接合領域との間のゲート接合領域として機能する第2の型の導電性チャネルを形成する工程と;FEMゲートユニットを該ゲート接合領域上に堆積する工程であって、下部電極、C軸配向Pb5Ge3O11FE層および上部電極を堆積することを包含し、該FEMゲートユニットの該ゲート接合領域上におけるサイズは、該FEMゲートユニットのいずれの端部も該ソース接合領域および該ドレイン接合領域の端部から距離Dだけ離れており、該Dは約50nmから300nmの間であるようなサイズにされる工程と;該FEMゲートユニットの周囲に絶縁構造を堆積する工程と;を包含する方法。

IPC (6)：

H01L 27/10 451 , H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (3)：

H01L 27/10 451 , H01L 27/10 651 , H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (4)

不揮発性半導体記憶装置
Gazette classification：公開公報 Application number：特願平3-323930 Applicant：ローム株式会社
特開平4-256361
不揮発性メモリセル
Gazette classification：公開公報 Application number：特願平3-335926 Applicant：ティーディーケイ株式会社

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