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J-GLOBAL ID：200903058763527879

CMOS半導体装置の製造方法

Inventor： 金子 守 ,  板橋 厚
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 岡田 敬
Gazette classification：公開公報
Application number (International application number)：1995007703
Publication number (International publication number)：1996204025
Application date： Jan. 20, 1995
Publication date： Aug. 09, 1996
Summary：

【要約】【目的】 2種類のゲート酸化膜を有するCMOS半導体装置の製造工程を合理化すること。【構成】 チャネルストッパ層(8)の形成工程、ゲート酸化膜(11,12)の形成工程等において、イオン注入のためのマスク合わせを共用することにより、製造工程の短縮を図った。

Claim (excerpt)：

第1のPMOSトランジスタ及びNMOSトランジスタと、それらより厚いゲート酸化膜を有する第2のPMOSトランジスタ及びNMOSトランジスタとを同一半導体基板上に具備するCMOS半導体装置の製造方法において、各トランジスタを分離するフィールド酸化膜を形成する工程と、第1及び第2のPMOSトランジスタの形成領域を第1のレジスト膜で被覆する工程と、第1のレジスト膜をマスクとしてP型不純物を第1及び第2のNMOSトランジスタの形成領域とフィールド酸化膜下にイオン注入する工程と、第1のレジスト膜及びフィールド酸化膜をマスクとしてN型不純物を第1及び第2のNMOSトランジスタの形成領域にイオン注入する工程と、第1のレジスト膜を除去する工程と、半導体基板の全面にP型不純物をイオン注入する工程と、第1のゲート酸化工程と、第2のPMOSトランジスタ及びNMOSトランジスタの形成領域を第2のレジスト膜で被覆する工程と、第2のレジスト膜をマスクとして、第1のPMOSトランジスタ及びNMOSトランジスタの形成領域にP型不純物をイオン注入する工程と、第2のレジスト膜をマスクとして、第1のゲート酸化工程で形成したゲート酸化膜をエッチングする工程と、第2のレジスト膜を除去する工程と、第2のゲート酸化工程と、を有することを特徴とするCMOS半導体装置の製造方法。

IPC (2)：

H01L 21/8238 ,  H01L 27/092

FI (2)：

H01L 27/08 321 B ,  H01L 27/08 321 N