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J-GLOBAL ID：200903058810858242

半導体装置及びその製造方法

Inventor： 江間 泰示
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992271622
Publication number (International publication number)：1994125062
Application date： Oct. 09, 1992
Publication date： May. 06, 1994
Summary：

【要約】 (修正有)【目的】メモリセルと周辺回路に段差が生じている半導体装置に関し、メモリセル領域と周辺回路領域の平坦性を良くしてパターン精度を向上すること。【構成】半導体基板1の第一の領域Aにメモリセルを形成し、第二の領域Bにメモリセルよりも低い周辺回路19を形成する工程と、全体にエッチングストッパ膜26を成長した後に周辺回路19の上にあるエッチングストッパ膜26を除去する工程と、全体に第一の絶縁膜を成長した後にエッチングストッパ膜26の縁部及び周辺回路19と重なるパターンのマスクを形成する工程と、マスクから露出した第一の絶縁膜をエッチング除去してエッチングストッパ膜26を露出させる工程と、第一の絶縁膜と重なる部分を除いて露出しているエッチングストッパ膜26を選択的に除去する工程と、前記マスクを剥離した状態で全体に第二の絶縁膜を積層する工程により平坦化する。

Claim (excerpt)：

メモリセル領域(A)の最上面よりも低い位置にある最上面を有する周辺領域(B)と、前記メモリセル領域(A)の前記最上面よりも低い位置にあって前記メモリセル領域(A)と前記周辺回路領域(B)との境界領域(C)に形成された帯状パターンの膜(26)と、前記周辺回路領域(B)の前記最上面に積層され、かつ前記帯状パターンの膜(26)を縁部で覆う形状の第一の絶縁膜(28)と、前記第一の絶縁膜(28)、前記メモリセル領域(A)及び前記境界領域(C)の全体を覆う第二の絶縁膜(31)とを有することを特徴とする半導体装置。