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J-GLOBAL ID：200903059081532613
歪半導体膜の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
本庄 伸介
Gazette classification：公開公報
Application number (International application number)：1993150487
Publication number (International publication number)：1995022312
Application date： Jun. 22, 1993
Publication date： Jan. 24, 1995
Summary：
【要約】【目的】 歪半導体膜を成長する場合に問題となる臨界膜厚による制約を緩和し、高品質で高信頼性のある歪半導体膜を提供する。【構成】 第1の半導体11から成る基板上に、第1の半導体とは異なる格子定数を有する第2の半導体21をダブルヘテロ構造における臨界膜厚程度以内で積層し、引続き第1の半導体11と格子整合した半導体層あるいは第2の半導体21と反対方向の歪を有する第3の半導体31を積層する。第2の半導体21を積層する工程の成長温度が結晶性を損わない程度の低温成長であるか、サーファクタントを利用した成長であることにその特徴がある。【効果】 成長中の歪半導体層は高品質であり、またその層厚をダブルヘテロ構造における臨界膜厚程度以内に押えているので素子製造プロセスにおいても安定で信頼性に優れている。
Claim (excerpt)：
第1の半導体からなる基板上に、第1の半導体とは異なる格子定数を有する第2の半導体を結晶性を損わない程度の低温成長又はサーファクタントを利用した成長のうちの一方の結晶成長法を用いて、ダブルヘテロ構造における臨界膜厚程度以内で積層し、引続き第1の半導体と格子整合している構造か又は第2の半導体と反対方向に歪んでいる構造かのうちのいずれか一方の構造の第3の半導体層を積層することを特徴とする歪半導体膜の製造方法。
IPC (5)：
H01L 21/20
, H01L 21/205
, H01L 21/331
, H01L 29/205
, H01L 29/73
