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J-GLOBAL ID：200903059340363973

半導体装置の製造方法

Inventor： 石坂 直恵
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992157737
Publication number (International publication number)：1994005565
Application date： Jun. 17, 1992
Publication date： Jan. 14, 1994
Summary：

【要約】【目的】 本発明は、半導体装置の製造方法に関し、ゲート電極下の絶縁膜エッジ部に損傷を与えることなく異方性形状に優れたゲート電極を制御性、再現性良く形成することができる半導体装置の製造方法を提供することを目的とする。【構成】 下地の絶縁膜2上に導電性膜3を形成する工程と、次いで、該導電性膜3上にポジ型の化学増幅レジスト4を塗布する工程と、次いで、該化学増幅レジスト4を露光、現像して上部にパターン下部の幅よりも大きい庇4bを有するレジストパターン4aを形成する工程と、次いで、該庇4bを有する該レジストパターン4aをマスクとし、該絶縁膜2が露出するまで該導電性膜3をドライエッチングして、該庇4b直下に導電性膜3部分を残す工程と、次いで、該庇4b直下に残された該導電性膜3部分をウエットエッチングして導電性膜パターン3aを形成する工程とを含むように構成する。

Claim (excerpt)：

下地の絶縁膜(2)上に導電性膜(3)を形成する工程と、次いで、該導電性膜(3)上にポジ型の化学増幅レジスト(4)を塗布する工程と、次いで、該化学増幅レジスト(4)を露光、現像して上部にパターン下部の幅よりも大きい庇(4b)を有するレジストパターン(4a)を形成する工程と、次いで、該庇(4b)を有する該レジストパターン(4a)をマスクとし、該絶縁膜(2)が露出するまで該導電性膜(3)をドライエッチングして、該庇(4b)直下に導電性膜(3)部分を残す工程と、次いで、該庇(4b)直下に残された該導電性膜(3)部分をウエットエッチングして導電性膜パターン(3a)を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (5)：

H01L 21/302 ,  H01L 21/28 ,  H01L 21/306 ,  H01L 21/336 ,  H01L 29/784