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J-GLOBAL ID：200903059497297923

TFTマトリクスの製造方法

Inventor： 那須 安宏 ,  代木 育夫 ,  飯田 平志 ,  村田 祐司 ,  渡部 純一 ,  佐藤 精威
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991214023
Publication number (International publication number)：1993055567
Application date： Aug. 27, 1991
Publication date： Mar. 05, 1993
Summary：

【要約】 (修正有)【目的】 静電気はともなうが生産性の良い成膜法を用いながら,TFT特性のしきい値シフトや耐圧劣化等の問題がなく,プロセスマージンも大きいTFTマトリクスの製造方法。【構成】 透明絶縁基板1上に, ゲートバス2に接続したゲート電極3を不透明金属により形成し,その1上全面に,ゲート絶縁膜4,半導体活性層5,チャネル保護膜6を順次積層し,チャネル保護膜6上全面にポジ型レジスト膜7を塗布し, 裏面より膜7の全面露光を行い, 膜7のパターンをマスクとしてチャネル保護膜のエッチングを行い,透明絶縁基板1上全面に,半導体接合層8,ソース・ドレイン金属膜9,ドレインバス材料10を順次積層し, レジスト膜11をマスクとして, バス材料10をエッチングし, レジスト膜7,11を除去して, 半導体接合層8,ソース・ドレイン金属膜9をリフトオフし,ソース電極13, 並びに, ドレイン電極14を形成するように構成する。

Claim (excerpt)：

透明絶縁基板上に不透明金属からなるゲート電極,ゲート絶縁膜,半導体活性層,接合層半導体を含むソース・ドレイン電極の順に膜形成され,ゲート電極上部にチャネル保護膜を有する下ゲートスタガー型薄膜トランジスタ(TFT)をスイッチング素子とするTFTマトリクス半導体装置の製造方法において,透明絶縁基板(1) 上に, ゲートバス(2) に接続したゲート電極(3) を不透明金属により形成する工程と,該透明絶縁基板(1) 上全面に,該ゲート電極(3) を覆って,ゲート絶縁膜(4),半導体活性層(5),チャネル保護膜(6)を順次積層する工程と,該チャネル保護膜(6) 上全面にポジ型レジスト膜(7) を塗布し, 該ゲート電極(3) をマスクとして, 該透明絶縁基板(1) の裏面より該ポジ型レジスト膜(7) の全面露光を行い, 現像後, 形成されたポジ型レジスト膜(7) パターンをマスクとして該チャネル保護膜(6) のエッチングを行う工程と,該透明絶縁基板(1) 上全面に,該半導体接合層(8), ソース・ドレイン金属膜(9),ドレインバス材料(10)を順次, 積層する工程と,レジスト膜(11)をマスクとして, 該ドレインバス材料(10)をエッチングする工程と,該レジスト膜(11)と同時に,該ポジ型レジスト膜(7) を除去して, 該チャネル保護膜(6) 上に成膜した該半導体接合層(8),ソース・ドレイン金属膜(9) をリフトオフし,該ソース・ドレイン金属膜(9) をパターニングして, ソース電極(13), 並びに, ドレイン電極(14)を形成する工程とを含むことを特徴とするTFTマトリクスの製造方法。

IPC (3)：

H01L 29/784 ,  G02F 1/136 500 ,  H01L 27/12