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J-GLOBAL ID：200903059561828750
半導体メモリ装置とその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1992073280
Publication number (International publication number)：1993235308
Application date： Feb. 24, 1992
Publication date： Sep. 10, 1993
Summary：
【要約】【目的】 1メモリセルに4種類のオン電流を設定する。【構成】 拡散領域4,6間及び1層目ワードライン12,12間で2層目ワードライン14の下側の基板表面が各メモリセルのチャネル領域となり、各チャネル領域は2層目ワードライン16が平坦なa領域と、その両側で2層目ワードラインが側壁状に形成されて膜厚が実質的に厚くなっているb領域との3つの領域からなっている。BIT1はa領域とb領域のいずれにもコア注入されていない第1の状態、BIT2はa領域のみにコア注入されている第2の状態、BIT3は2つのb領域のみにコア注入されている第3の状態(a領域では基板の深い所にイオン注入がなされている)、BIT4はa領域とb領域のすべてにコア注入されている第4の状態である。2層目ワードライン16に高電圧を印加したときのドレイン電流が異なり、4値データが読みだされる。
Claim (excerpt)：
複数のメモリセルのソース領域のための連続した拡散領域と、複数のメモリセルのドレイン領域のための連続した拡散領域とが互いに平行に交互に形成されており、1層目ワードラインが前記両拡散領域と絶縁されて両拡散領域に交差して形成され、2層目ワードラインが前記両拡散領域及び1層目ワードラインと絶縁されて第1層目ワードラインと平行で1層目ワードライン上に一部が重なって形成され、両拡散領域間及び1層目ワードライン間で2層目ワードラインの下側の基板表面が各メモリセルのチャネル領域となり、各チャネル領域は2層目ワードラインが平坦なa領域と、その両側で2層目ワードラインが側壁状に形成されて膜厚が実質的に厚くなっているb領域との3つの領域からなり、a領域とb領域のいずれにもコア注入されていない第1の状態、a領域のみにコア注入されている第2の状態、2つのb領域のみにコア注入されている第3の状態、a領域とb領域のすべてにコア注入されている第4の状態の4状態をとる4値の半導体メモリ装置。
IPC (2)：
FI (2)：
H01L 27/10 433
, G11C 17/00 301 A
