映像信号処理装置及び処理方法

Inventor： , ,
Applicant, Patent owner：
Agent (1)：前田弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993084712
Publication number (International publication number)：1994303547
Application date： Apr. 12, 1993
Publication date： Oct. 28, 1994
Summary：

【要約】【目的】異なる放送方式に対してTV受像機のハードウェアの共通化を図る。【構成】中央演算処理装置105、命令キャッシュ106、データメモリ107、バスコントローラ108、割り込み制御部112及びDMAコントローラ113を持ったプロセッサ100に、積和演算のためのコプロセッサを内蔵させる。このコプロセッサは、並列積和演算器部101、比較器102、入出力レジスタ部103、積和係数レジスタ部104を有する。入力側のフレームメモリ116には、画素毎にデジタル化されたMUSE信号又はNTSC信号が格納される。DMAコントローラ113は、入力側のフレームメモリ116とデータメモリ107との間及び該データメモリ107と出力側のフレームメモリ117との間のデータ転送を司る。データメモリ107中の画素データには、ソフトウェアに基づく積和係数の切り替えにより、放送方式に応じた処理が施される。

Claim (excerpt)：

外部から与えられた制御信号を保持するための制御信号入力手段と、画像を表示するための表示手段と、各々異なる放送方式で入力された映像信号に同期をとって所望の放送信号を出力するための複数の同期手段と、前記複数の同期手段の各々から出力される放送信号のうちの1つを選択出力するための選択手段と、前記選択手段から選択出力された放送信号に基づく画素データを格納するための第1の記憶手段と、前記第1の記憶手段から読み出した画素データで構成されるデータベクトルp=(p0,p1,...,pn)と該データベクトルpに基づく積和演算結果とを格納するためのデータレジスタと、積和係数ベクトルa=(a0,a1,...,an)を格納するための積和係数レジスタと、前記データレジスタに格納されたデータベクトルpと前記積和係数レジスタに格納された積和係数ベクトルaとの内積p・a=a0*p0+a1*p1+...+an*pnを算出するように積和演算を実行し、かつ該積和演算の結果を前記データレジスタに書き込むための並列積和演算手段と、前記制御信号入力手段に保持された制御信号に応じて、前記複数の同期手段及び選択手段の動作を制御し、かつ前記データレジスタへのデータベクトルpの設定、前記積和係数レジスタへの積和係数ベクトルaの設定、及び、前記並列積和演算手段の積和演算の制御を各々実行するための処理手段と、前記処理手段により実行されるべき処理の内容を記述したプログラムを格納するためのプログラム記憶手段と、前記データレジスタから読み出した積和演算結果を画素データとして格納するための第2の記憶手段と、前記第2の記憶手段から読み出した画素データに基づいて前記表示手段に画像を表示させるための表示制御手段とを備えたことを特徴とする映像信号処理装置。

IPC (2)：

H04N 5/46 , H04N 9/00

Patent cited by the Patent：

Cited by examiner (5)

特開平4-068888
特開昭62-237879
特開平3-191690

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