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J-GLOBAL ID：200903059786927609
半導体装置及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
上柳 雅誉 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001233538
Publication number (International publication number)：2003046085
Application date： Aug. 01, 2001
Publication date： Feb. 14, 2003
Summary：
【要約】【課題】 ゲート長が短く、ゲート幅が長いトランジスタであっても基板浮遊効果を抑制できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置は、BOX層2上に形成されたゲート電極10と、このゲート電極上に形成されたゲート酸化膜11と、このゲート酸化膜上に形成されたエピタキシャルSiからなるボディー領域12aと、 このボディー領域の両側に形成されたソース/ドレイン領域の拡散層18,19と、上記ボディー領域に接続された、該ボディー領域に所定電位を印加するためのボディー端子と、を具備するものである。これにより、ゲート長が短く、ゲート幅が長いトランジスタであっても基板浮遊効果を抑制できる。
Claim (excerpt)：
絶縁膜上に形成されたゲート電極と、このゲート電極上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたエピタキシャルSiからなるボディー領域と、このボディー領域の両側に形成されたソース/ドレイン領域の拡散層と、上記ボディー領域に接続された、該ボディー領域に所定電位を印加するためのボディー端子と、を具備することを特徴とする半導体装置。
F-Term (27)：
5F110AA15
, 5F110AA18
, 5F110AA30
, 5F110CC04
, 5F110DD05
, 5F110DD13
, 5F110EE04
, 5F110EE05
, 5F110EE09
, 5F110EE44
, 5F110FF02
, 5F110FF22
, 5F110FF29
, 5F110GG02
, 5F110GG12
, 5F110GG42
, 5F110GG60
, 5F110HJ13
, 5F110HJ21
, 5F110HJ23
, 5F110HM15
, 5F110NN02
, 5F110NN23
, 5F110NN62
, 5F110NN65
, 5F110QQ17
, 5F110QQ19
