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J-GLOBAL ID：200903059996059537
半導体メモリ
Inventor：
Applicant, Patent owner：
Agent (1)：
内原 晋
Gazette classification：公開公報
Application number (International application number)：1991279419
Publication number (International publication number)：1993120874
Application date： Oct. 25, 1991
Publication date： May. 18, 1993
Summary：
【要約】【構成】基準電圧発生回路7で通常動作時の内部電源電圧と同じ電圧を発生し、これを分割回路8で2つに分割する。基準電圧発生回路7の出力端と分割回路8の出力端にスイッチング用N型MOSトランジスタN5 およびN6 を接続し、それぞれのゲートに、2つのトランジスタの導通状態が互いに反対になるように、制御信号φ1 を入力する。出力端10からの出力電圧を降圧回路4の誤差増幅器5に入力し自身の出力電圧VO と比較する。【効果】内部回路3への供給電圧VO を、制御信号φ1 によって、通常動作時の内部電源電圧に等しい電圧およびそれより低い電圧のいずれかに切り替えることができるので、製品の出荷時にメモリを通常動作時よりも低い電源電圧でメモリを試験して動作電源余裕度の小さい製品を取り除くことができる。技術評価に用いれば、メモリの真の動作電源余裕度を把握することができる。
Claim (excerpt)：
与えられた電圧から予め定められた内部電源電圧に等しい電圧を発生し出力する基準電圧発生回路と、前記基準電圧発生回路の出力電圧を分割し出力する分割回路と、電位レベルが外部から制御される二値制御信号の電位レベルに応じて、前記基準電圧発生回路の出力電圧および前記分割回路の出力電圧のいずれか一方を選択して出力する選択回路と、自身の出力電圧と前記選択回路の出力電圧とを比較し、前記選択回路の出力電圧に等しい電圧を出力し内部回路に供給する降圧回路と、を含む降圧電源回路を有することを特徴とする半導体メモリ。
Patent cited by the Patent：
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