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J-GLOBAL ID：200903060031591218

半導体集積回路装置の製造方法および半導体集積回路装置

Inventor： 加藤 正高 ,  奥山 幸祐
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998320308
Publication number (International publication number)：2000150833
Application date： Nov. 11, 1998
Publication date： May. 30, 2000
Summary：

【要約】【課題】 メモリセルの微細化を推進する。【解決手段】 1トランジスタ型のセルで構成されたメモリセルMを構成する浮遊ゲート電極9を単一電極材料で構成された単純な断面I形状とし、制御ゲート電極11との容量の増大を図るべく、制御ゲート電極11をその浮遊ゲート電極9の側面をも覆うように断面Π形状とした。

Claim (excerpt)：

半導体集積回路装置の製造方法であって、(a)半導体基板上に、第1の絶縁膜、第1のゲート電極形成膜を順に形成した後、これをパターニングすることにより、前記半導体基板の素子形成面に対して交差する第1の面およびこれに交差する第2の面を有する複数の第1のゲート電極形成パターンを形成する工程と、(b)前記複数の第1のゲート電極形成パターンの各々の第1の面を覆う第2の絶縁膜を形成する工程と、(c)隣接する第1のゲート電極形成パターンの第1の面に設けられた前記第2の絶縁膜間に第3の絶縁膜を形成する工程と、(d)前記(c)工程後、前記第2の絶縁膜を選択的に除去する工程と、(e)前記(d)工程後、前記複数の第1のゲート電極の第1の面および第2の面に層間膜を形成する工程と、(f)前記(e)工程後、前記第2のゲート電極形成膜を、その一部が前記第2の絶縁膜の除去領域に形成された開口部に埋め込まれるように形成する工程と、(g)前記第1のゲート電極形成パターンおよび第2のゲート電極形成膜をパターニングすることにより、第1のゲート電極を形成し、かつ、前記第1のゲート電極の第1の面と前記第3の絶縁膜との間に一部が介在された第2のゲート電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (4)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2)：

H01L 27/10 434 ,  H01L 29/78 371

F-Term (38)：

5F001AA01 ,  5F001AA09 ,  5F001AA25 ,  5F001AA26 ,  5F001AA63 ,  5F001AB02 ,  5F001AB09 ,  5F001AB30 ,  5F001AD12 ,  5F001AD53 ,  5F001AD60 ,  5F001AE08 ,  5F001AG07 ,  5F001AG10 ,  5F001AG28 ,  5F083EP02 ,  5F083EP24 ,  5F083EP27 ,  5F083EP30 ,  5F083EP76 ,  5F083EP79 ,  5F083ER18 ,  5F083ER22 ,  5F083GA05 ,  5F083GA22 ,  5F083JA35 ,  5F083JA53 ,  5F083KA01 ,  5F083KA06 ,  5F083KA08 ,  5F083KA11 ,  5F083KA13 ,  5F083NA01 ,  5F083PR06 ,  5F083PR07 ,  5F083PR14 ,  5F083PR29 ,  5F083PR40