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J-GLOBAL ID：200903060062269403

半導体装置

Inventor： 寺野 登志夫
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1999269382
Publication number (International publication number)：2001093989
Application date： Sep. 22, 1999
Publication date： Apr. 06, 2001
Summary：

【要約】【課題】DRAMゲインセルにおいて、読み出しトランジスタの閾値電圧を特別なプロセスの増加なしに調整でき、ロジック混載に適した構造とする。【解決手段】データを電位変化として保持する記憶ノードSNと、記憶ノードSNにゲートが接続され、ビット線BLにソースまたはドレインの一方が接続され、記憶ノードSNの電位に応じてオンまたはオフし記憶データをビット線BLに読み出す読み出しトランジスタTRとを有する。この読み出しトランジスタTRのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料、たとえば読み出しトランジスタTRがnMOSFETの場合にp+ ポリシリコンからなる。

Claim (excerpt)：

データを電位変化として保持する記憶ノードと、上記記憶ノードにゲートが接続され、ビット線にソースまたはドレインの一方が接続され、上記記憶ノードの電位に応じてオンまたはオフし当該記憶データを上記ビット線に読み出す読み出しトランジスタとを有し、上記読み出しトランジスタのゲート電極が、チャネルの導電型と逆の導電型を有する半導体材料からなる半導体装置。

IPC (3)：

H01L 21/8242 ,  H01L 27/108 ,  G11C 11/402

FI (2)：

H01L 27/10 321 ,  G11C 11/34 352 F

F-Term (11)：

5B024AA15 ,  5B024BA03 ,  5B024CA03 ,  5F083AD00 ,  5F083AD10 ,  5F083AD69 ,  5F083GA11 ,  5F083GA28 ,  5F083LA03 ,  5F083LA10 ,  5F083LA12