Pat
J-GLOBAL ID:200903060519103190
モジュラーバイポーラ-CMOS-DMOSアナログ集積回路およびパワートランジスタ技術
Inventor:
,
,
Applicant, Patent owner:
Agent (6):
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
Gazette classification:公表公報
Application number (International application number):2004540161
Publication number (International publication number):2006514425
Application date: Sep. 19, 2003
Publication date: Apr. 27, 2006
Summary:
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、5VのCMOSペア、12VのCMOSペア、5VのNPN、5VのPNP、いくつかの形状の横型トレンチMOSFET、および30V横型N-チャネルDMOSを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。
Claim (excerpt):
第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型MOSFETを備え、前記トレンチゲート型MOSFETは、
前記基板の表面に形成された少なくとも4つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第1のトレンチは、第1のメサにより第2のトレンチから分離され、前記第2のトレンチは、第2のメサにより第3のトレンチから分離され、前記第3のトレンチは、第3のメサにより第4のトレンチから分離され、
前記第2のメサは、
前記第1の導電型とは反対の第2の導電型を有し、かつ、前記基板の表面に隣接して前記第2のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第2の導電型の第1のドーピング濃度を有し、前記第2のメサはさらに、
前記第1の導電型を有し、かつ、前記ソース領域に隣接して前記第2のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第2のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第2の導電型の第2のドーピング濃度を有し、
前記第1のメサおよび前記第3のメサの各々は、
前記第2の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第2の導電型の第3のドーピング濃度を有し、前記第1のメサおよび前記第3のメサの各々はさらに、
前記第2の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第2の導電型の第4のドーピング濃度を有し、前記トレンチゲート型MOSFETはさらに、
前記第2の導電型の層を含み、前記層は、前記第1のトレンチ、前記第2のトレンチ、前記第3のトレンチ、および前記第4のトレンチの各々の底部に当接し、
前記第1のドーピング濃度は、前記第2のドーピング濃度よりも高く、前記第3のドーピング濃度は、前記第4のドーピング濃度よりも高い、半導体デバイスのファミリー。
IPC (5):
H01L 21/824
, H01L 27/06
, H01L 27/088
, H01L 21/823
, H01L 27/092
FI (5):
H01L27/06 321A
, H01L27/06 321B
, H01L27/08 102A
, H01L27/08 321A
, H01L27/06 102A
F-Term (33):
5F048AA03
, 5F048AA05
, 5F048AA08
, 5F048AC01
, 5F048AC05
, 5F048AC06
, 5F048BA01
, 5F048BA12
, 5F048BB03
, 5F048BB06
, 5F048BB07
, 5F048BB14
, 5F048BB16
, 5F048BB19
, 5F048BC03
, 5F048BC06
, 5F048BC07
, 5F048BC18
, 5F048BD04
, 5F048BD10
, 5F048BE03
, 5F048BE04
, 5F048BE05
, 5F048BF07
, 5F048BF11
, 5F048BG12
, 5F048BH01
, 5F048BH07
, 5F048CA02
, 5F048CA04
, 5F048CA07
, 5F048CA10
, 5F048DA23
Patent cited by the Patent:
Cited by examiner (11)
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トップ・ドレイン・トレンチ形RESURF DMOSトランジスタ構造体
Gazette classification:公開公報
Application number:特願平5-115047
Applicant:テキサスインスツルメンツインコーポレイテツド
-
半導体集積回路及びその製造方法
Gazette classification:公開公報
Application number:特願平10-157904
Applicant:日産自動車株式会社
-
半導体集積回路装置およびその製造方法
Gazette classification:公開公報
Application number:特願平7-174541
Applicant:株式会社日立製作所
-
半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平9-257085
Applicant:富士通株式会社
-
電力用集積回路及びその製造方法
Gazette classification:公開公報
Application number:特願平2-419274
Applicant:テキサスインスツルメンツインコーポレイテツド
-
半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平10-224479
Applicant:日本電気株式会社
-
半導体装置
Gazette classification:公開公報
Application number:特願平11-126004
Applicant:日産自動車株式会社
-
半導体素子及び半導体装置
Gazette classification:公開公報
Application number:特願2001-338170
Applicant:株式会社東芝
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多重ゲートMOSFET
Gazette classification:公開公報
Application number:特願平8-287598
Applicant:シリコニックス・インコーポレイテッド
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特開昭62-045058
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横型MOS素子を含む半導体装置
Gazette classification:公開公報
Application number:特願平11-054380
Applicant:株式会社豊田中央研究所
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