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J-GLOBAL ID：200903060627883712

半導体装置及びその製造方法

Inventor： 小倉 寿典 ,  長瀬 邦彦
Applicant, Patent owner： 富士通株式会社
Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1998192943
Publication number (International publication number)：2000031144
Application date： Jul. 08, 1998
Publication date： Jan. 28, 2000
Summary：

【要約】【課題】 絶縁膜に埋め込まれた埋め込み配線を有する半導体装置及びその製造方法に関し、層間絶縁膜の誘電率を低減しうる半導体装置及びその製造方法を提供する。【解決手段】 下地基板10上に形成され、下地基板10に達するビアホール22が形成された絶縁膜12と、絶縁膜12上に形成され、ビアホール22が形成された領域を含む領域に配線溝24が形成された絶縁膜18と、配線溝24内の絶縁膜12上に選択的に形成され、絶縁膜12及び絶縁膜18とエッチング特性の異なる材料よりなるストッパ膜14と、ストッパ膜14が形成された配線溝24内及びビアホール22内に埋め込まれ、ビアホール22を介して下地基板10に接続された配線層30とにより半導体装置を構成する。

Claim (excerpt)：

下地基板上に形成され、前記下地基板に達するビアホールが形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記ビアホールが形成された領域を含む領域に配線溝が形成された第2の絶縁膜と、前記配線溝内の前記第1の絶縁膜上に選択的に形成され、前記第1の絶縁膜及び前記第2の絶縁膜とエッチング特性の異なる材料よりなるストッパ膜と、前記ストッパ膜が形成された前記配線溝内及び前記ビアホール内に埋め込まれ、前記ビアホールを介して前記下地基板に接続された配線層とを有することを特徴とする半導体装置。

IPC (2)：

H01L 21/3205 ,  H01L 21/768

FI (2)：

H01L 21/88 B ,  H01L 21/90 C

F-Term (13)：

5F033AA15 ,  5F033AA19 ,  5F033AA28 ,  5F033AA29 ,  5F033AA64 ,  5F033AA66 ,  5F033BA15 ,  5F033BA25 ,  5F033EA03 ,  5F033EA22 ,  5F033EA25 ,  5F033EA32 ,  5F033FA03