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J-GLOBAL ID：200903060962776700
半導体記憶装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991234588
Publication number (International publication number)：1993075060
Application date： Sep. 13, 1991
Publication date： Mar. 26, 1993
Summary：
【要約】 (修正有)【目的】 リソグラフィー工程の合わせずれにより電荷蓄積電極コンタクト開口時にビット線が大きく露出しても、ビット線と電荷蓄積電極の電気的な絶縁を確保することを目的とする。【構成】 p型半導体基板1上にまずLOCOS法によってSiO2膜2を形成する。その後、スイッチングトランジスタ及びビット線6を形成する。次に電荷蓄積電極9と拡散層7との接続を行うためにレジストパターン7をマスクとして異方性エッチングによって第1の絶縁膜3をビット線の一部が露出するまで異方性エッチングを行なう。次に、レジストパターン7を除去後、高温CVD酸化珪素膜よりなる第2の絶縁膜8を150nm堆積後、堆積膜厚に対して30%のオーバーエッチングで第2の絶縁膜8をエッチングバックしてサイドウオールを形成することにより、第2の絶縁膜8のサイドウォールでビット線6と電荷蓄積電極9を電気的に絶縁することが可能である。
Claim (excerpt)：
半導体基板上にスイッチングトランジスタ及びその上部に形成されたビット線、さらにその上に形成された記憶容量より構成されるDRAMの半導体記憶装置において、前記スイッチングトランジスタの拡散層と電荷蓄積電極との電気的接続を行なう為に、前記ビット線が露出するまで第1の絶縁膜の一部をエッチングする工程と、露出したビット線をエッチングする工程と、残存する前記第1の絶縁膜をエッチングして開口部を設ける工程と、この開口部が被覆されるように第2の絶縁膜を堆積する工程と、この第2の絶縁膜を少なくとも堆積された膜厚分だけ異方性エッチング法でエッチバックする工程とを備え、前記ビット線と電荷蓄積電極との電気的絶縁を確保する事を特徴とする半導体記憶装置の製造方法。
FI (2)：
H01L 27/10 325 P
, H01L 27/10 325 C
