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J-GLOBAL ID：200903060964795248
半導体装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
服部 雅紀
Gazette classification：公開公報
Application number (International application number)：1994157076
Publication number (International publication number)：1995147330
Application date： Jul. 08, 1994
Publication date： Jun. 06, 1995
Summary：
【要約】【目的】 セルフアラインコンタクトを利用した信頼性の高い半導体装置およびその製造方法を提供する。【構成】 半導体基板上には側壁に第1スペーサ5を有するゲート電極3が形成され、ゲート電極3により離隔されるアクティブ領域Aが基板に形成される。ゲート電極3およびアクティブ領域A上には側壁に第2スペーサ12を有するビットライン10が形成される。アクティブ領域A上に形成したセルフアラインコンタクトを通じてアクティブ領域Aに接続される第1パッド電極13 ́をビットライン10の間に形成する。ビットライン10上に形成したビットラインコンタクトを通じてビットライン10に接続される第2パッド電極と第1パッド電極13 ́に接続される第3パッド電極をそれぞれビットライン10上に形成する。これにより、ビットラインコンタクトとストレージノードコンタクトの整列エラー許容度を極大化させた信頼性の高い半導体装置が得られる。
Claim (excerpt)：
半導体基板上に形成されたゲート電極と、前記ゲート電極により離隔され前記半導体基板に形成されたアクティブ領域と、前記ゲート電極の側壁に形成された第1スペーサと、前記ゲート電極上に形成された複数のビットラインと、前記ビットラインの側壁に形成された第2スペーサと、前記アクティブ領域上に形成されたコンタクトと、前記ビットライン相互間に形成され、前記コンタクトを通じてアクティブ領域に接続される第1パッド電極と、前記ビットライン上に形成されたビットラインコンタクトと、前記ビットライン上に形成され、前記ビットラインコンタクトを通じて前記ビットラインに接続される第2パッド電極と、前記第1パッド電極に接続される第3パッド電極とを含むことを特徴とする半導体装置。
IPC (4)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 C
, H01L 27/04 C
, H01L 27/10 325 R
, H01L 27/10 325 P
