Pat

J-GLOBAL ID：200903060966091132

半導体装置の製造方法

Inventor： 村上 直樹
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992011329
Publication number (International publication number)：1993206056
Application date： Jan. 24, 1992
Publication date： Aug. 13, 1993
Summary：

【要約】 (修正有)【目的】ストレス等による素子特性劣化を防止しながら、微細コンタクト形成プロセスを簡略化した半導体装置の製造方法を提供することを目的とする。【構成】ゲート電極13およびソース,ドレイン拡散層16を有するMOSトランジスタが形成されたシリコン基板11上にシリコン酸化膜17とBPSG膜18を積層形成し、このBPSG膜18上に拡散層16に対するコンタクト部に開口を有するフォトレジストパターン19を形成して、異方性エッチングにより開口に露出するBPSG膜18を途中までエッチングした後、等方性エッチングにより残りのシリケートガラス膜18をシリコン酸化膜17が露出するまでエッチングする。そしてコンタクト部のシリコン酸化膜17をエッチングして拡散層16を露出させ、電極配線20を形成する。

Claim (excerpt)：

拡散層が形成された半導体基板上にシリコン酸化膜と不純物ドープのシリケートガラス膜を積層形成する工程と、前記シリケートガラス膜上に前記拡散層に対するコンタクト部に開口を有する耐エッチングマスクを形成する工程と、異方性エッチングにより前記開口に露出するシリケートガラス膜を途中までエッチングした後、等方性エッチングにより残りのシリケートガラス膜を前記シリコン酸化膜が露出するまでエッチングする工程と、前記コンタクト部のシリコン酸化膜をエッチングして、前記拡散層を露出させる工程と、露出した前記拡散層にコンタクトする電極配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/28 ,  H01L 21/90