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J-GLOBAL ID：200903061000880870

薄膜トランジスタおよびその製造方法

Inventor： 上田 知正
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995041847
Publication number (International publication number)：1996236775
Application date： Mar. 01, 1995
Publication date： Sep. 13, 1996
Summary：

【要約】【目的】チャネル界面の汚染を防止できる薄膜トランジスタを実現すること。【構成】表面に凹部が形成されたゲート絶縁膜2と、凹部に対向するようにゲート絶縁膜2下に形成されたゲート電極1と、ゲート電極1を介して対向するように凹部以外のゲート絶縁膜2上に形成された1対のソース・ドレイン電極5,6と、ソース・ドレイン電極5,6に設けられ、かつ凹部のゲート絶縁膜2に直接コンタクトするアモルファスシリコンからなる活性層8とを備えている。

Claim (excerpt)：

表面に凹部が形成された絶縁膜と、前記凹部に対向するように前記絶縁膜下に形成されたゲート電極と、前記ゲート電極を介して対向するように前記凹部以外の前記絶縁膜上に形成された1対のソース・ドレイン電極と、前記ソース・ドレイン電極に設けられ、かつ前記凹部の前記絶縁膜に直接コンタクトする非晶質半導体からなる活性層と具備してなることを特徴とする薄膜トランジスタ。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (2)：

H01L 29/78 618 C ,  H01L 29/78 612 Z