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J-GLOBAL ID：200903061035730553

半導体装置及びその製造方法

Inventor：
末永 淳

About 末永 淳


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Gazette classification：公開公報
Application number (International application number)：1997012282
Publication number (International publication number)：1998209296
Application date： Jan. 27, 1997
Publication date： Aug. 07, 1998
Summary：
【要約】【課題】 サリサイド技術を用いたデュアルゲート構造の半導体装置における細線効果を抑制すると共に、トランジスタ特性の劣化及び信頼性の低下を防止することができる半導体装置及びその製造方法を提供することを課題とする。【解決手段】 NMOS領域及びPMOS領域には、それぞれゲート酸化膜17を介して、N型不純物が添加された下層の多結晶シリコン膜18aと上層の非晶質シリコン膜19aとからなる2層膜構造のN型ゲート電極20a及びP型不純物が添加さた下層の多結晶シリコン膜18bと上層の非晶質シリコン膜19bとからなる2層膜構造のP型ゲート電極20bが形成されている。また、ソース/ドレインを構成するN+ 不純物領域15a、15b及びP+ 不純物領域16a、16b上にはC54相のTiSi2 膜22aが形成され、N型及びP型ゲート電極20a、20b上にはC54相のTiSi2 膜22bが形成されている。
Claim (excerpt)：
半導体基板表面の不純物領域上及びゲート電極上にそれぞれ高融点金属シリサイド膜が形成されている半導体装置であって、前記ゲート電極が、下層の多結晶シリコン膜と上層の非晶質シリコン膜との2層膜構造になっていることを特徴とする半導体装置。
IPC (5)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336
FI (3)：
H01L 27/08 321 F ,  H01L 21/28 301 T ,  H01L 29/78 301 P
Patent cited by the Patent：
Cited by examiner (4)
  • 特開昭63-261754
  • 特開昭62-065418
  • 半導体装置およびその製造方法
    Gazette classification：公開公報   Application number：特願平6-025818   Applicant：日本電気株式会社
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