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J-GLOBAL ID：200903061266106879

不揮発性半導体記憶装置の製造方法

Inventor： 大石 三真
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992329053
Publication number (International publication number)：1994177396
Application date： Dec. 09, 1992
Publication date： Jun. 24, 1994
Summary：

【要約】【目的】メモリセルの占有面積を増大させることなしに、不揮発性半導体記憶装置の消去電圧を低くする。【構成】トンネル酸化膜3を形成した後、全面に非晶質シリコン膜を堆積し、高真空中で熱処理を行なってこの非晶質シリコン膜表面に凹凸を形成する。この非晶質シリコン膜を所定の形状にパターニングした後、熱酸化によりパターニングされた非晶質シリコン膜表面にシリコン酸化膜5aを形成し、シリコン窒化膜6aを堆積し、熱酸化によりシリコン窒化膜6aの表面にシリコン酸化膜7aを形成する。多結晶シリコン膜を堆積した後、パターニングにより多結晶シリコン膜からなる制御ゲート電極8と非晶質シリコン膜からなる浮遊ゲート電極4aとを形成する。

Claim (excerpt)：

P型のシリコン基板表面に、選択的にフィールド酸化膜を形成し、トンネル酸化膜を形成する工程と、全面に非晶質シリコン膜を形成する工程と、真空中での熱処理により前記非晶質シリコン膜表面に凹凸を形成する工程と、表面に凹凸を有する前記非晶質シリコン膜を所定形状にパターニングする工程と、少なくともパターニングされた前記非晶質シリコン膜の露出表面を覆う誘電体膜を形成する工程と、全面に導電体膜を形成し、所定のパターンを有するフォトレジスト膜をマスクにして該導電体膜をエッチングして制御ゲート電極を形成し、前記誘電体膜をエッチングし、パターニングされた前記非晶質シリコン膜をエッチングして浮遊ゲート電極を形成する工程と、N型のソース,ドレイン拡散層を形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434