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J-GLOBAL ID：200903061382885788

半導体集積回路装置

Inventor： 中村 正行 ,  宮沢 一幸 ,  岩井 秀俊
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 徳若 光政
Gazette classification：公開公報
Application number (International application number)：1994169050
Publication number (International publication number)：1996017941
Application date： Jun. 28, 1994
Publication date： Jan. 19, 1996
Summary：

【要約】 (修正有)【目的】 マトリックス配置されたダイナミックメモリアレイを大記憶容量化し、そのリフレッシュ特性を改善する。【構成】 マトリックス配置されたダイナミックメモリアレイを形成するP型ウェル部にそのリフレッシュ特性に最適な絶対値の小さいバックバイアス電圧を供給し、入力回路又は出力回路のNチャンネルMOSFETが形成されるP型ウェル部には、アンダーシュート電圧を考慮した絶対値の大きなバックバイアス電圧を供給する。【効果】 メモリアレイ形成領域に必要最小限のバックバイアス電圧しか供給されないから、キャパシタが接続されるソース,ドレイン領域とP型ウェルとの間のリーク電流が減少してリフレッシュ特性が改善され、また外部端子に対応したP型ウェル領域にはアンダーシュート対策用のバックバイアス電圧を供給できる。

Claim (excerpt)：

ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイ部が形成される第1のP型ウェル部と、外部端子に接続される入力回路又は出力回路のNチャンネル型MOSFETが形成される第2のP型ウェル部とを含み、上記第1のP型ウェル部にはリフレッシュ特性に最適な絶対値的に小さな第1のバックバイアス電圧を供給し、第2のP型ウェル部には外部端子におけるアンダーシュート電圧を考慮して絶対値的に大きくされた第2のバックバイアス電圧を供給してなることを特徴とする半導体集積回路装置。

IPC (6)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092

FI (3)：

H01L 27/10 325 R ,  H01L 27/04 G ,  H01L 27/08 321 B

Patent cited by the Patent：

Cited by examiner (2)

• 特開平3-276673
  
• 3重ウェル構造を有する半導体装置
  Gazette classification：公開公報   Application number：特願平5-035615   Applicant：三星電子株式会社