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J-GLOBAL ID：200903061422099543

半導体素子の構造

Inventor： 奥野 泰幸
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1992149389
Publication number (International publication number)：1993343541
Application date： Jun. 09, 1992
Publication date： Dec. 24, 1993
Summary：

【要約】【目的】 本発明は、多層構造を有する半導体素子における絶縁膜、特に中間絶縁膜にO3 -TEOS膜、層間絶縁膜にPE-TEOS膜を使用した構造に関するもので、この膜は低ストレスではあるが、膜中に含まれるOH基による影響でトランジスタの寿命が劣化するという問題点を解決することを目的とするものである。【構成】 前記目的のため本発明は、中間絶縁膜(O3 -TEOS)5と層間絶縁膜(PE-TEOS)9との間に耐湿性の層(例えばシリコン窒化膜)6を形成したものである。

Claim (excerpt)：

多層配線構造を有する半導体素子の構造として、中間絶縁膜としてのO3 -TEOS膜と層間絶縁膜としてのPE-TEOS膜との間に、耐湿性の層を有することを特徴とする半導体素子の構造。

Patent cited by the Patent：

Cited by examiner (4)

• 特開平4-092453
  
• 特開昭63-136647
  
• 特開昭62-188375
  
• 特開平3-194932