Pat

J-GLOBAL ID：200903061513075094

半導体記憶装置

Inventor： 大石 司
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998311199
Publication number (International publication number)：2000149564
Application date： Oct. 30, 1998
Publication date： May. 30, 2000
Summary：

【要約】【課題】 バンクが行列状に配置されている場合に行選択動作を簡易な回路構成で行なうことが可能な半導体記憶装置を提供する。【解決手段】 メインワード線1本に対してサブワード線4本が駆動される構成となっている。サブワードドライバ回路8000においては、バンク選択線BSLが活性となるとメインワード線MWLの電位レベルがトランジスタ8100を介してノードn1に伝達される。同時に選択線SLも活性状態となっており、ノードn1の電位レベルはトランジスタ8104を介してサブワード線SWLに伝達される。バンク選択線BSLが不活性となった後に、選択線SLがさらに昇圧電位まで上昇することで、サブワード線の電位レベルSWLの昇圧電位まで駆動される。

Claim (excerpt)：

複数のメモリセルが行列状に配列されたメモリセルアレイを備え、前記メモリセルアレイは、複数のメモリセルブロックに行列状に分割され、前記メモリセルアレイの行方向に沿って、行方向に配置される複数の前記メモリセルブロックに共通に配置される複数の主ワード線と、前記メモリセルブロック内のメモリセルの行に対応して、前記主ワード線あたり第1複数本ごとに設けられる複数の副ワード線と、前記メモリセルアレイに対応して設けられ、アドレス信号に応じて前記主ワードを選択的に活性化する主行選択回路と、前記メモリセルアレイに対応して設けられ、前記アドレス信号に応じて前記第1複数本の副ワード線のいずれを活性化するかを指示する副行選択回路と、前記アドレス信号に応じて、いずれのメモリセルブロックが選択されたかを指示するブロック選択回路と、前記ブロック選択回路からの選択指示に応じて活性化される複数のブロック選択線と、前記副ワード線ごとに設けられ、前記副行選択回路からの指示と対応する前記ブロック選択回路および前記主ワード線の活性化とに応じて、対応する副ワード線の電位を駆動する複数の駆動回路とをさらに備え、各前記駆動回路は、前記ブロック選択線の活性化に応じて、前記主ワード線からの電位レベルを伝達する第1のスイッチ回路と、前記スイッチ回路の出力レベルと前記副行選択回路からの指示に応じて活性化され、前記対応する副ワード線に対する選択指示情報を保持し、かつ前記対応する副ワードの電位を駆動する保持回路とを含み、前記主ワード線および前記ブロック選択線のレベルは、前記保持回路への前記選択指示情報の伝達終了後にリセットされる、半導体記憶装置。

IPC (4)：

G11C 11/409 ,  G11C 11/407 ,  G11C 11/401 ,  G11C 29/00 603

FI (6)：

G11C 11/34 354 R ,  G11C 29/00 603 D ,  G11C 11/34 354 D ,  G11C 11/34 362 H ,  G11C 11/34 362 S ,  G11C 11/34 371 D

F-Term (16)：

5B024AA01 ,  5B024AA07 ,  5B024BA05 ,  5B024BA07 ,  5B024BA10 ,  5B024BA13 ,  5B024BA15 ,  5B024BA21 ,  5B024CA07 ,  5B024CA16 ,  5B024CA17 ,  5B024CA27 ,  5L106AA02 ,  5L106CC04 ,  5L106CC12 ,  5L106CC17