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J-GLOBAL ID：200903061644915772

単一トランジスタメモリセル構造および自己整合単一トランジスタメモリセル構造を形成するための方法

Inventor：
ジェイムズ・スー

About ジェイムズ・スー


Applicant, Patent owner：
アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

About アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド


Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995223234
Publication number (International publication number)：1996078552
Application date： Aug. 31, 1995
Publication date： Mar. 22, 1996
Summary：
【要約】【課題】 実効チャネル長の寸法がスタックトゲート構造の臨界寸法から独立するように改良された単一トランジスタフラッシュEEPROMセル構造およびそれを製造するための方法を提供する。【解決手段】 セル構造(210)は、トンネル酸化膜(226)およびスタックトゲート構造(234)の形成の前に基板(212)中に注入されるn- 埋込チャネル/接合領域(216)を含む。スタックトゲート構造の形成のあと、p型ドレイン領域(222)が大きなティルト角で基板中に注入される。そのあと、n+ ソースおよびn+ ドレイン領域(218、224)がスタックトゲート構造に自己整合されるように基板中に注入される。この発明のセル構造はより小さい大きさへのスケーラビリティを容易にし、高密度アプリケーションにおいて有効である。
Claim (excerpt)：
単一トランジスタメモリセル構造であって、基板(212)と、前記基板中に置かれたn- 埋込チャネル/接合領域(216)と、前記基板中に、ソース側を規定する前記n- 埋込チャネル/接合領域の第1の側に置かれたn+ 型ソース領域(218)と、前記基板中に、ドレイン側を規定する前記n- 埋込チャネル/接合領域の第2の側に置かれたドレイン構造(220)とを含み、前記ドレイン構造は第1のp型ドレイン領域(222)、および前記第1のp型ドレイン領域中に置かれた第2のn+ 型ドレイン領域(224)を含み、さらに、前記単一トランジスタメモリセル構造は、前記基板上に置かれたトンネル酸化膜(226)と、前記トンネル酸化膜上に置かれたスタックトゲート構造(234)とを含む、単一トランジスタメモリセル構造。
IPC (6)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/265 ,  H01L 21/76 ,  H01L 27/115
FI (5)：
H01L 29/78 371 ,  H01L 21/265 V ,  H01L 21/265 S ,  H01L 21/76 M ,  H01L 27/10 434
Patent cited by the Patent：
Cited by examiner (5)
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