Pat
J-GLOBAL ID：200903062004075014
競合動作の判定方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1995317263
Publication number (International publication number)：1997133738
Application date： Nov. 10, 1995
Publication date： May. 20, 1997
Summary：
【要約】【課題】テストパタンを使用しないで外部入力端子間の競合動作の判定を高速に行う。【解決手段】外部入力端子1を起点として論理ブロック10、12、14を介しF/F16のデータ端子までの第1の遅延時間の計算結果と、F/F16のクロック入力端子が論理ブロック26、24を介して外部入力端子2までの第2の遅延時間の計算結果の差が、回路素子の持つセットアップ値とホールド値に対して違反していないか否かを比較する外部入力端子間の競合動作の判定方法、第2の遅延時間の計算を行うために、F/Fのデータ端子から外部入力端子方向に後方トレースする際、トレース途中のブロックまでの遅延時間が、第1の遅延時間にセットアップ値を足した値よりも大きくなった時点でトレースを中止し、パス解析のトレース範囲に制限を与えることで高速化を行っている競合動作の判定方法を有する。
Claim (excerpt)：
1又は複数のゲート回路、及びフリップフロップを含む論理回路への外部入力端子から該フリップフロップまでの遅延時間差による競合動作の検証を行なう方法において、選択された一の外部入力端子を起点とし入力信号が駆動するゲート回路方向に前記フリップフロップの入力端子までトレースを行ない前記外部入力端子と前記フリップフロップの入力端子までの遅延時間(「第1の遅延時間」という)を計算し、到達した前記フリップフロップの入力端子がデータ端子の場合には、前記第1の遅延時間をTdとし、前記フリップフロップのクロック端子を起点として、クロック信号を駆動しているゲート回路の方向に後方トレースを行い、到達した他の外部入力端子と起点までの第2の遅延時間を計算して前記第2の遅延時間をTcとし、到達した前記フリップフロップの入力端子がクロック端子の場合には、前記第1の遅延時間をTcとし、前記フリップフロップのデータ端子を起点とし、データ信号を駆動しているゲート回路の方向に後方トレースを行い、到達した第2の外部入力端子と起点までの第2の遅延時間を計算して前記第2の遅延時間をTdとし、前記Tdから前記Tcを引いた値が、前記フリップフロップのホールド時間より小さいか、又は、前記Tcから前記Tdを引いた値が前記フリップフロップのセットアップ時間よりも小さい場合に、競合動作と判定することを特徴とする競合動作の判定方法。
IPC (3)：
G01R 31/319
, G01R 31/28
, H03K 19/00
G01R 31/28 R
, H03K 19/00 B
, G01R 31/28 F
