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J-GLOBAL ID：200903062013707635

平面表示装置

Inventor： 藤崎 隆 ,  大塚 晃 ,  上田 壽男 ,  冨尾 重寿 ,  田島 正也
Applicant, Patent owner： 富士通株式会社
Agent (1)： 宇井 正一 (外4名)
Gazette classification：公開公報
Application number (International application number)：1993296910
Publication number (International publication number)：1995152341
Application date： Nov. 26, 1993
Publication date： Jun. 16, 1995
Summary：

【要約】【目的】 電源回路が小さい平面表示装置を得る事を目的とする。【構成】 平面表示装置で表示される1フレーム単位で消費されるアドレス電流値を検出するアドレス電流検出手段3と、該アドレス電流検出手段3により検出されたアドレス電流値を、所定の基準値と比較する比較回路4、及び当該比較回路4の出力に応答して、表示フレーム中のアドレス周波数を制御するアドレス周波数制御手段5とが設けられている平面表示装置。

Claim (excerpt)：

表面に電極が配置されている少なくとも2枚の基板が、当該電極部が、互いに直交して対向する様に、隣接して配置され、更に当該電極間に構成される複数個の直交部が、それぞれ画素を構成するセル部を形成しており、当該セル部は、当該電極に印加される適宜の電圧に従って、所定量の電荷を蓄積しうるメモリー機能を有している平面表示装置に於いて、当該平面表示装置で表示される1フレーム単位で消費されるアドレス電流値を検出するアドレス電流検出手段と、該アドレス電流検出手段により検出されたアドレス電流値を、所定の基準値と比較する比較回路、及び当該比較回路の出力に応答して、表示フレーム中の、該アドレス電極のそれぞれに於けるパルス信号の周波数である、アドレス周波数を制御するアドレス周波数制御手段とが設けられている事を特徴とする平面表示装置。

IPC (4)：

G09G 3/28 ,  G09G 3/30 ,  H04N 5/66 101 ,  H04N 5/70