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J-GLOBAL ID：200903062018419018

半導体装置の製造方法

Inventor： 梶山 秀人
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1995111574
Publication number (International publication number)：1996306779
Application date： May. 10, 1995
Publication date： Nov. 22, 1996
Summary：

【要約】【目的】 微細でかつ信頼性の高い多層配線構造を形成できる半導体装置の製造方法を提供すること。【構成】 層間絶縁膜2上に下層配線材料膜3と第1のプラグ形成材料膜3とを順次積層した後、第1のプラグ形成材料膜3をパターニングしてプラグの一部6aを形成する。次に下層配線材料膜3上に第2のプラグ形成材料膜7を形成した後、この上層にプラグの一部6aを覆った状態でレジストパターン8を形成する。その後第2のプラグ形成材料膜7と下層配線材料膜3とをパターニングし、プラグの残部6bを形成してプラグ6を形成するとともに下層配線9を形成した後、レジストパターン8を除去する。続いて層間絶縁膜2上に層間絶縁膜10を形成し、続いてプラグ6の上面が露出する位置まで層間絶縁膜10を除去した後、層間絶縁膜10の上面に上層配線11を形成し、多層配線構造1を得る。

Claim (excerpt)：

下地層上に形成された下層配線と、該下層配線の上方に形成された上層配線と、前記下層配線と前記上層配線との間に介装された導電性を有する柱状のプラグとからなる多層配線構造を有する半導体装置の製造方法であって、前記下地層上に下層配線材料膜とプラグ形成材料膜とを順次積層形成する工程と、前記プラグ形成材料膜をパターニングして前記プラグを形成する工程と、前記下層配線材料膜上に、このプラグを覆った状態で前記下層配線用のレジストパターンを形成する工程と、該レジストパターンをマスクとしたエッチングにより前記下層配線材料膜をパターニングして、前記プラグに連続する前記下層配線を形成し、その後前記レジストパターンを除去する工程と、該下層配線と前記プラグとを覆う状態で前記下地層上に層間絶縁膜を形成し、その後前記プラグの上面が露出する位置まで前記層間絶縁膜を除去する工程と、前記層間絶縁膜の上面に前記プラグの上面を覆う状態で上層配線材料膜を形成し、その後該上層配線材料膜をパターニングして前記プラグに連続する前記上層配線を形成し、前記多層配線構造を得る工程とを有していることを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3213

FI (5)：

H01L 21/90 A ,  H01L 21/28 F ,  H01L 21/28 L ,  H01L 21/28 301 R ,  H01L 21/88 D