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J-GLOBAL ID：200903062173668105

半導体集積回路

Inventor： 大木 康史
Applicant, Patent owner： 日本電気アイシーマイコンシステム株式会社
Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1992283441
Publication number (International publication number)：1994120224
Application date： Sep. 30, 1992
Publication date： Apr. 28, 1994
Summary：

【要約】【目的】 マクロブロックの外縁部に設けるスルーホールが原因とされる配線のデッドスペースを無くし、チップサイズの縮小化を可能にする。【構成】 マクロブロック1と、このマクロブロックに接続される多層構造の配線を有する半導体集積回路において、マクロブロック1に接続される第1の配線層2と、この第1の配線層2に接続される第2の配線層3とをマクロブロック内に配設したスルーホール5で相互に電気接続し、マクロブロックの外縁近傍において他の配線がスルーホールを迂回するようなデッドスペースを解消する。

Claim (excerpt)：

マクロブロックを有し、かつこのマクロブロックに電気接続される配線層が多層に構成されてなる半導体集積回路において、前記マクロブロックに接続される第1の配線層と、この第1の配線層に接続される第2の配線層とを前記マクロブロック内に配設したスルーホールで相互に電気接続したことを特徴とする半導体集積回路。

IPC (2)：

H01L 21/3205 ,  H01L 21/82

FI (2)：

H01L 21/88 Z ,  H01L 21/82 W