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J-GLOBAL ID：200903062327699645

薄膜半導体装置及びその製造方法

Inventor： 鈴木 隆 ,  小野 記久雄 ,  小川 和宏 ,  阿武 恒一 ,  作田 弘樹 ,  小西 信武
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1994023974
Publication number (International publication number)：1995235678
Application date： Feb. 22, 1994
Publication date： Sep. 05, 1995
Summary：

【要約】【構成】絶縁性基板上1にゲート電極2,ゲート絶縁膜3、及び半導体膜4を、順次、積層し、ソース電極5とドレイン電極6に半導体用不純物を含有した画素電極となる透明導電膜で形成する。【効果】画素電極となる透明導電膜と半導体層をオーミックコンタクトとするとともにエッチングの選択性を持たせることにより、エッチングの際の格別なストッパ層を不要とし、フォトプロセス工程を簡略化させる。

Claim (excerpt)：

絶縁基板上にゲート電極,ゲート絶縁膜、および半導体膜を順次積層するとともに、前記半導体膜上にソース電極とドレイン電極を形成した薄膜半導体装置において、前記ソース電極および前記ドレイン電極をドーパントを含む透明導電膜で形成したことを特徴とする薄膜半導体装置。

IPC (2)：

H01L 29/786 ,  G02F 1/136 500