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J-GLOBAL ID：200903063007334610

半導体記憶装置の製造方法

Inventor： 小森 和宏 ,  目黒 怜 ,  萩原 隆旦 ,  久米 均 ,  塚田 俊久 ,  山本 英明
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1993123812
Publication number (International publication number)：1994140635
Application date： May. 26, 1986
Publication date： May. 20, 1994
Summary：

【要約】【目的】本発明の目的は、情報の消去時間あるいは消去の信頼性等の特性を向上させるメモリセルを提供することにある。【構成】コントロ-ルゲ-ト電極の一方の端部に対して自己整合的に不純物を半導体基板内に導入してその半導体基板内にドレイン領域を形成し、コントロ-ルゲ-ト電極の他の端部に対して自己整合的に不純物を導入してその半導体基板内にソース領域を、そのソース領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量が上記ドレイン領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量より小さくなるように形成する。【効果】フローティングゲート電極5の下部へのソース領域の廻り込みを小さくしたことで、ソース領域とフローティングゲート電極5の間の容量を低減することができる。そして、情報の消去時にソース領域に印加した電圧によってゲート絶縁膜に発生する電圧を高めることができるので、情報の消去特性を向上することができる。

Claim (excerpt)：

コントロ-ルゲ-ト電極と、フロ-ティングゲ-ト電極と、上記2つのゲ-ト電極の間に形成された第2ゲ-ト絶縁膜と、半導体基板と上記フロ-ティングゲ-ト電極との間に形成された第1ゲ-ト絶縁膜と、上記半導体基板内に形成された第1及び第2半導体領域と、上記半導体基板内の上記第1及び第2半導体領域間に形成されるチャネル領域とからなるメモリセルを有し、上記メモリセルは上記フロ-ティングゲ-ト電極中から上記第1半導体領域へのキャリアの放出を上記第1ゲ-ト絶縁膜を通したトンネリングにより行ない、上記第2半導体領域に所定の電位を印加することによって第2半導体領域から情報の読み出しを行う半導体記憶装置の製造方法において、第1導電型の半導体基板上の第1ゲ-ト絶縁膜上にフロ-ティングゲ-ト電極、上記フロ-ティングゲ-ト電極上に第2ゲ-ト絶縁膜、及び上記第2ゲ-ト絶縁膜上にコントロ-ルゲ-ト電極を、それらの両端部が互いに重なるように形成する工程と、上記コントロ-ルゲ-ト電極の一方の端部に対して自己整合的に不純物を半導体基板内に導入して上記半導体基板内に第2導電型の第1半導体領域を形成する工程と、上記コントロ-ルゲ-ト電極の他の端部に対して自己整合的に不純物を導入して上記半導体基板内に第2導電型の第2半導体領域を、上記第2半導体領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量が上記第1半導体領域と上記フロ-ティングゲ-ト電極とのオ-バラップ量より小さくなるように形成する工程とを有することを特徴とする半導体記憶装置の製造方法。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭61-127179
  
• 特開昭56-069866