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J-GLOBAL ID：200903063012049622

半導体装置およびその製造方法

Inventor： 寺野 登志夫
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1999358114
Publication number (International publication number)：2001177076
Application date： Dec. 16, 1999
Publication date： Jun. 29, 2001
Summary：

【要約】【課題】メモリセル面積の縮小が可能であり、配線と共有化されたプロセスで形成できるキャパシタを有する半導体装置およびその製造方法を提供する。【解決手段】第1金属層1上に形成された、少なくとも一部が下部電極である第1配線層2aと、その上層に積層された、第1誘電膜4および第2誘電膜6を有する層間絶縁膜と、第1誘電膜上の層間絶縁膜に形成された配線溝8と、配線溝8下部の少なくとも一部の層間絶縁膜に形成され、下部電極の表面に達する接続孔9と、配線溝および接続孔の内部を被覆し、第1および第2誘電膜よりも高誘電率であるキャパシタ絶縁膜10と、キャパシタ絶縁膜の表面に形成された第2金属層11からなる上部電極と、上部電極の表面、かつ配線溝および接続孔の内部に形成された第2配線層12とを有する半導体装置およびその製造方法。

Claim (excerpt)：

半導体基板と、前記半導体基板上に形成された第1配線層と、前記第1配線層上の少なくとも一部に形成された、第1金属層からなる下部電極と、前記第1配線層上に形成された、第1誘電膜およびその上層の第2誘電膜を有する層間絶縁膜と、前記第1誘電膜上の前記層間絶縁膜に形成された配線溝と、前記配線溝下部の少なくとも一部の前記層間絶縁膜に形成され、前記下部電極の表面に達する接続孔と、前記配線溝および前記接続孔の内部を被覆し、前記第1および第2誘電膜よりも高誘電率であるキャパシタ絶縁膜と、前記キャパシタ絶縁膜の表面に形成された第2金属層からなる上部電極と、前記上部電極の表面、かつ前記配線溝および前記接続孔の内部に形成された第2配線層とを有する半導体装置。

IPC (3)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205

FI (5)：

H01L 27/10 621 C ,  H01L 21/88 K ,  H01L 27/10 321 ,  H01L 27/10 651 ,  H01L 27/10 681 F

F-Term (48)：

5F033HH11 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK32 ,  5F033MM02 ,  5F033MM05 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033SS11 ,  5F033VV10 ,  5F033VV16 ,  5F033XX34 ,  5F083AD31 ,  5F083AD69 ,  5F083GA09 ,  5F083GA25 ,  5F083JA02 ,  5F083JA06 ,  5F083JA13 ,  5F083JA19 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083JA58 ,  5F083KA17 ,  5F083PR06 ,  5F083PR07 ,  5F083PR40 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52 ,  5F083ZA12