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J-GLOBAL ID：200903063029644540

半導体チップの製造方法

Inventor： 佐藤 広之
Applicant, Patent owner： 日本電気アイシーマイコンシステム株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996200709
Publication number (International publication number)：1998050572
Application date： Jul. 30, 1996
Publication date： Feb. 20, 1998
Summary：

【要約】【課題】n倍率、m倍率(n<mとする)の異なる倍率のレチクルを併用し、同一ウェハ上に製品チップとTEGチップを製造する半導体チップの製造方法において、n倍率のレチクルのTEGチップのマスクパターンの増加と倍率の違いによる、ウェハ上のTEGチップの増加を防ぐ。【解決手段】n倍率のレチクル上に配置する製品チップのマスクパターンと遮光帯を隔てて描画されているTEGチップのマスクパターンの個数を、m倍率のレチクル上のTEGチップのマスクパターンの個数と同数にする、もしくは少なくし、TEGチップのマスクパターン配置領域の残りの部分を、レチクル上の光を透過しない部分とする。

Claim (excerpt)：

製品チップのマスクパターン配置領域とテスト・エレメント・グループチップのマスクパターン配置領域との間に一定幅の遮光帯を有し、前記遮光帯を隔てて前記製品チップのマスクパターン配置領域と前記テスト・エレメント・グループチップのマスクパターン配置領域とが分離され、前記テスト・エレメント・グループチップのマスクパターン配置領域のテスト・エレメント・グループチップのマスクパターンが前記遮光帯に平行に配置されているレチクルであって、n倍率、m倍率(n<mとする)の異なる倍率のレチクルを併用し、1半導体ウェハ上に製品チップとテスト・エレメント・グループチップを製造する半導体チップの製造方法において、前記n倍率のレチクル上に配置するテスト・エレメント・グループチップのマスクパターンの個数を、前記m倍率のレチクル上に配置するテスト・エレメント・グループチップのマスクパターンの個数と同数、もしくは少なくし、前記n倍率のレチクル上に配置するテスト・エレメント・グループチップのマスクパターン配置領域の残された部分を、光を透過しない部分にすることを特徴とする半導体チップの製造方法。