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J-GLOBAL ID：200903063043044181

ダイナミック型半導体記憶装置

Inventor： 中野 浩明 ,  高島 大三郎 ,  大場 英史
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993158376
Publication number (International publication number)：1995037995
Application date： Jun. 29, 1993
Publication date： Feb. 07, 1995
Summary：

【要約】【目的】 リフレッシュサイクルを長くしても大きなセンスマージンを得ることを可能としたDRAMを提供すること。【構成】 マトリクス配置された複数個のダイナミック型メモリセルMCと、複数本のビット線BLと、基準信号電荷を保持する複数個のダミーセルDCと、ダミービット線DBLと、ビット線BL及びダミービット線DBLと交差して配置されメモリセルMCと該セルに対応するダミーセルDCの選択を行う複数本のワード線WLと、同一のWLで選択されるメモリセルMC及びダミーセルDCの情報からメモリセルMCのデータを検知するセンスアンプとを備えたDRAMにおいて、メモリセルMCを構成するnMOSトランジスタをカットオフする際のワード線の電位を、メモリセルMCに書き込まれる“0”レベルの電位よりも低く設定したことを特徴とする。

Claim (excerpt)：

マトリクス状に配置された複数個のダイナミック型メモリセルと、これらのメモリセルの信号を読み出す際の基準信号電荷を保持する複数個のダミーセルと、前記メモリセルと情報のやりとりを行う複数本のビット線と、これらのビット線に平行に配置されて前記ダミーセルと情報のやりとりを行うダミービット線と、前記ビット線及びダミービット線と交差して配置されメモリセルと該セルに対応するダミーセルの選択を行う複数本のワード線と、同一ワード線で選択されるメモリセル及びダミーセルの情報からメモリセルのデータを検知するセンスアンプとを備えたダイナミック型半導体記憶装置において、前記メモリセルを構成するnMOSトランジスタをカットオフしている際のワード線の電位を、該メモリセルに書き込まれる“0”レベルの電位よりも低く設定してなることを特徴とするダイナミック型半導体記憶装置。

IPC (3)：

H01L 21/8242 ,  G11C 11/407 ,  H01L 27/108

FI (2)：

H01L 27/10 325 P ,  G11C 11/34 354 D