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J-GLOBAL ID：200903063215742390

半導体装置の製造方法

Inventor： 広田 匡紀 ,  曳地 丈人 ,  桜井 淳
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 木村 高久
Gazette classification：公開公報
Application number (International application number)：1994161424
Publication number (International publication number)：1996032071
Application date： Jul. 13, 1994
Publication date： Feb. 02, 1996
Summary：

【要約】 (修正有)【目的】 大面積基板に低抵抗で高信頼性な薄膜トランジスタ(TFT)を提供する。【構成】 ガラス基板1表面に半導体層2とその上にゲート絶縁膜3とゲート電極用Ta膜4を堆積する。この上にレジスト5を形成し、これをマスクとして膜4をパターニングしゲート電極を作る。次に第1のTFTの領域以外を覆うレジスト6を形成し、レジスト5と6をマスクとし第1のTFTに不純物イオン注入してソース、ドレインを作り、レジストパターン6を選択的に剥離する。同様に第2のTFTの領域以外を覆うレジストを形成し、これとレジスト5をマスクとし第2のTFTにイオン注入してソース、ドレインを作り、レジストパターン3と第2のTFTを覆うレジストを剥離してTFTを形成する。

Claim (excerpt)：

絶縁性基板表面に半導体層を形成する半導体層形成工程と、前記半導体層表面に、ゲート絶縁膜と、ゲート電極としての高融点金属薄膜を堆積する堆積工程と、前記高融点金属薄膜上に、第1のレジストパターンを形成しこれをマスクとして前記高融点金属薄膜をパターニングし、ゲート電極を形成する第1のパターニング工程と、前記第1のレジストパターンに所望のエネルギー線を照射して重合せしめ難溶化する重合工程と、第1の導電型チャネルの薄膜トランジスタ領域となる領域以外を覆うように第2のレジストパターンを形成する第2のレジストパターン形成工程と、前記第1のレジストパターンおよび第2のレジストパターンをマスクとして前記半導体層内に第1の不純物イオンを注入しソースドレイン領域を形成する第1の不純物導入工程と、前記第1のレジストパターンを残して第2のレジストパターンを選択的に剥離する剥離工程と、第2の導電型チャネルの薄膜トランジスタ領域となる領域以外を覆うように第3のレジストパターンを形成する第3のレジストパターン形成工程と、前記第1のレジストパターンおよび第3のレジストパターンをマスクとして前記半導体層内に第2の不純物イオンを注入しソースドレイン領域を形成する第2の不純物導入工程と、前記第1のレジストパターンおよび第3のレジストパターンを剥離する剥離工程とを含み薄膜トランジスタを形成するようにしたことを特徴とする半導体装置の製造方法。

IPC (8)：

H01L 29/786 ,  C23F 1/00 102 ,  H01L 21/266 ,  H01L 21/265 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 21/336

FI (5)：

H01L 29/78 311 C ,  H01L 21/265 M ,  H01L 21/265 L ,  H01L 27/08 321 D ,  H01L 29/78 311 P