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J-GLOBAL ID：200903063337268541

論理レジスタ内容アドレス可能メモリを有するデータプロセッサ

Inventor： マイケル・シー・シェバノウ ,  ミッチェル・アルスプ
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 池内 義明
Gazette classification：公開公報
Application number (International application number)：1992149893
Publication number (International publication number)：1993241830
Application date： May. 18, 1992
Publication date： Sep. 21, 1993
Summary：

【要約】 (修正有)【目的】 アーキテクチャによる論理的レジスタよりも汎用の物理レジスタを持つデータ処理システムを実現する。【構成】 システム10は論理レジスタ内容アドレス可能メモリ(LRCAM)40を使用して論理レジスタを物理レジスタにマッピングし、物理レジスタの割当てを監視する。各物理レジスタ48は関連するCAMセル50を有し、このセルは物理レジスタ48にマッピングされた論理レジスタの番号、又現在論理レジスタに割当てられているか否かを示すフラグビットを記憶する。シーケンサ20が命令を発行すると、論理レジスタ番号をすべてのCAMセルに適用し、又直接整合する物理レジスタを選択して物理レジスタに変換する。LRCAMがソースレジスタを変換した後、書かれるべき行き先論理レジスタはレジスタの自由プールから割当てられた物理レジスタにマッピングされ、LRCAMは同時に行き先論理レジスタに前に割当てられた物理レジスタをアンマップする。

Claim (excerpt)：

シーケンサ(20)により発行される複数の命令を同時に実行するための予め定められた数の実行ユニット(25-30)と、前記複数の命令の各々の前記実行ユニット(25-30)による実行から生ずる情報を選択的に記憶するためのレジスタファイル(37)における複数の番号付けされた物理レジスタと、そして前記レジスタファイル(37)における前記複数の番号付けされた物理レジスタの各々に結合され、前記複数の番号付けされた物理レジスタの前記実行ユニット(25-30)による使用を管理するための論理レジスタ内容アドレス可能メモリ(LRCAM)(40)とを有するデータ処理システム(10)において、前記LRCAM(40)は、前記シーケンサ(20)による第1の選択された命令の発行に基づき、論理レジスタを前記レジスタファイルにおける物理レジスタに直接関連付けるための第1の手段(60,62,70.74,76)であって、該第1の手段は前記レジスタファイル(37)における前記物理レジスタの完全連想サーチを行ない前記実行ユニット(25-30)が直接前記物理レジスタに記憶された第1の値を読取ることができるようにするもの、そして前記第1の手段に結合され、前記シーケンサ(20)による新しい命令の発行に基づき、前記第1の手段が同時に新しい物理レジスタとの前記論理レジスタの新しい対応関係を生成する一方で、前記物理レジスタを前記論理レジスタから対応解除するための第2の手段(64,66,68,72)であって、該第2の手段は前記実行ユニット(25-30)が前記新しい命令の実行の完了に際して前記新しい物理レジスタ内に第2の値を直接書込むことができるようにするもの、を具備することを特徴とするデータ処理システム。

IPC (3)：

G06F 9/38 350 ,  G06F 9/38 370 ,  G06F 9/34 330