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J-GLOBAL ID：200903063765518838

多重の誘電率と多重の厚さを有するゲート絶縁体層を形成する方法

Inventor： チュー・ホー・アン ,  リアン・チョー・シア ,  ジア・ツェン・チェン ,  ソー・ユン・シァー ,  サイモン・チョーイ
Applicant, Patent owner： チャータード・セミコンダクター・マニュファクチャリング・リミテッド
Agent (6)： 社本 一夫 ,  増井 忠弐 ,  小林 泰 ,  千葉 昭男 ,  富田 博行 ,  戸水 辰男
Gazette classification：公開公報
Application number (International application number)：2003288431
Publication number (International publication number)：2004134753
Application date： Aug. 07, 2003
Publication date： Apr. 30, 2004
Summary：

【課題】 半導体基板上に種々の誘電率と種々の見掛けの酸化物厚さ(EOT)を有するゲート絶縁体層(誘電体層)を形成する方法を提供する。【解決手段】 高誘電率(高k)の層を半導体基板上に形成した後、前記高k層の頂部に元素を導入する方法を前記高k層の第1領域に対して実施し、その間、前記高k層の第2領域はフォトレジスト形態物で保護される。熱処理すると、前記高k層の第1領域は高k層の未処理の第2領域と異なる誘電率および異なるEOTを示す。【選択図】 図3

Claim (excerpt)：

多重の見掛けの酸化物厚さを有する誘電体層を半導体基板上に形成する方法であって、 特定の物理的厚さ、第1の誘電率、および第1の見掛けの酸化物厚さ(EOT)を有する第1の誘電体層を形成し、 前記第1の誘電体層の第2領域中に元素を導入して第2の誘電体層を形成し、一方、前記第1の誘電体層の第1領域は未処理の状態にして、 アニール工程を実施して、前記第2の誘電体層に第2の誘電率と第2のEOTを与え、そして、 前記第1の誘電体層の上および前記第2の誘電体層の上に導電性ゲート構造物を形成する、 以上の工程を含む方法。

IPC (7)：

H01L21/8234 ,  H01L21/265 ,  H01L21/283 ,  H01L21/316 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49

FI (7)：

H01L27/08 102C ,  H01L21/265 602A ,  H01L21/283 B ,  H01L21/316 X ,  H01L21/265 F ,  H01L21/265 Y ,  H01L29/58 G

F-Term (26)：

4M104BB01 ,  4M104BB16 ,  4M104BB30 ,  4M104BB32 ,  4M104BB40 ,  4M104CC05 ,  4M104EE03 ,  4M104EE16 ,  4M104GG14 ,  5F048AC01 ,  5F048BA10 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BB18 ,  5F048BG13 ,  5F058BA06 ,  5F058BA11 ,  5F058BC03 ,  5F058BF01 ,  5F058BF06 ,  5F058BH03 ,  5F058BJ04