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J-GLOBAL ID：200903064559251163

半導体装置の製造方法およびパターン形成方法

Inventor： 佐藤 康彦
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997087271
Publication number (International publication number)：1998268526
Application date： Mar. 24, 1997
Publication date： Oct. 09, 1998
Summary：

【要約】【課題】 3層レジスト法において、エッチング工程数を減らし、かつエッチングで生じる寸法変化差を低減し、寸法制御性よく被加工膜を加工することを可能とする半導体装置の製造方法を提供すること。【解決手段】 被加工膜上に、主鎖にSi-Si結合を有するポリマーを含むシリコン有機膜、シリコン膜、感光性樹脂膜を順次形成し、感光性樹脂膜をパターニングしてレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いて、前記シリコン膜および前記シリコン有機膜を一括してエッチングし、前記エッチングにより形成された前記シリコン膜及び前記シリコン有機膜のパターンをエッチングマスクとして用いて前記被加工膜をエッチングし、前記シリコン有機膜を除去することを特徴とする。

Claim (excerpt)：

(a)被加工膜上に、主鎖にSi-Si結合を有する化合物を含むシリコン有機膜を形成する工程と、(b)前記シリコン有機膜上にシリコン膜を形成する工程と、(c)前記シリコン膜上に感光性樹脂膜を形成する工程と、(d)前記感光性樹脂膜に対してパターン露光を行い、レジストパターンを形成する工程と、(e)前記レジストパターンをエッチングマスクとして用いて、前記シリコン膜および前記シリコン有機膜を一括してエッチングする工程と、(g)前記エッチングにより形成された前記シリコン膜及び前記シリコン有機膜のパターンをエッチングマスクとして用いて、前記被加工膜をエッチングする工程と、(h)前記シリコン有機膜を除去する工程と、を具備する半導体装置の製造方法。

IPC (3)：

G03F 7/26 511 ,  H01L 21/027 ,  H01L 21/3065

FI (3)：

G03F 7/26 511 ,  H01L 21/30 573 ,  H01L 21/302 H