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J-GLOBAL ID：200903064676755806

半導体装置及びその製造方法

Inventor： 鈴木 裕二 ,  鈴村 正彦 ,  早崎 嘉城 ,  白井 良史 ,  岸田 貴司 ,  ▲高▼野 仁路 ,  吉田 岳司
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 西川 惠清 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999134693
Publication number (International publication number)：2000323719
Application date： May. 14, 1999
Publication date： Nov. 24, 2000
Summary：

【要約】【課題】オン抵抗を増大させることなく破壊耐量の向上が可能な半導体装置及びその製造方法を提供する。【解決手段】絶縁層11上のn形半導体層1内には、p形ウェル領域4と、n+形ドレイン領域2とが離間して形成され、n+形ソース領域3がp形ウェル領域4内に形成されている。p形ウェル領域4は、n形半導体層1の表面から絶縁層11に達する深さまで形成されている。n+形ソース領域3とp形ウェル領域4におけるp+形ベースコンタクト領域9とに跨る形でソース電極8が形成されている。p形ウェル領域4と半導体支持基板10とを短絡する低抵抗の低抵抗接続層13が絶縁層11に貫設されている。低抵抗接続層13は、ゲート電極6下方においてp形ウェル領域4直下の絶縁層11に貫設されている。半導体支持基板10は、ソース電極8に接続され接地されている。

Claim (excerpt)：

半導体支持基板上に絶縁層を介して形成された第1導電形の半導体層と、前記半導体層の主表面側に形成された高濃度第1導電形のドレイン領域と、ドレイン領域と離間して且つ前記半導体層の主表面から絶縁層まで形成された第2導電形のウェル領域と、ウェル領域内の主表面側に形成された高濃度第1導電形のソース領域と、ドレイン領域とソース領域との間のウェル領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、ドレイン領域に接続されたドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、ウェル領域と半導体支持基板とを短絡する低抵抗の低抵抗接続層がゲート電極下方において前記絶縁層に貫設されてなることを特徴とする半導体装置。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (3)：

H01L 29/78 618 Z ,  H01L 29/78 616 S ,  H01L 29/78 627 D

F-Term (25)：

5F110AA02 ,  5F110AA09 ,  5F110AA13 ,  5F110AA15 ,  5F110AA18 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD22 ,  5F110EE09 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG44 ,  5F110GG60 ,  5F110HM12 ,  5F110HM13 ,  5F110HM14 ,  5F110QQ03 ,  5F110QQ17 ,  5F110QQ19 ,  5F110QQ30